Salut

Je suis maintenant face à un étrange problème de matériel. Système d'obtenir démarré avec l'erreur suivante:

Fatal Error Reset
CPU 0000.0000.0000.0003 AFSR 0100.0000.0000.0000 SCE
AFAR 0000.07c6.0000.1000
SC Alert: Host System a Reset

Il arrive 4 ou 5 fois et d'obtenir la même erreur chaque time.I aussi essayer de donner une grande charge sur le serveur, et aussi savoir que les processus sont correctement la commutation entre les CPUs.It me semble un problème matériel. Puis-je lancer un système de diagnostic du matériel aussi, mais n'a pas trouvé aucune erreur aussi comme résultat POST passent et sa sortie est

@ (#) OBP 4.13.0 2004/01/19 18:28 Sun Fire V440, Netra 440
Clearing TLBs
Power-On Reset
Power On SelfTest d'exécution
0>
0 >@(#) Sun Fire [TM] V440, Netra [TM] 440 POST 4.13.0 2004/01/16 12:35
/ dat/fw/common-source/firmware_re/post/post-build-4.13.0/Fiesta/chalupa/integrated (firmware_re)
0> Copyright © 2004 Sun Microsystems, Inc Tous droits réservés
Dimanche PROPRIETARY / CONFIDENTIAL.
Utilisation est soumise aux conditions de licence.
0> Hard PowerUp TVD par SW
0> OBP-> POST avec Call% o0 \u003d 00000000,01014000.
0> Diag fixé à MAX.
0> verbosité niveau fixé à 0.
0> MFG scrpt mode fixé NORM
0> I / O port série à ttya.
0> Démarrer Selftest .....
0> CPU dans le système actuel: 0 1 2 3
0> Test du processeur (s ).....
0> Init SB
0> Initialiser I2C Controller
0> L2 Cache Tags Test
0> CPU Init
0> DMMU
0> DMMU TLB DONNEES accès RAM
0> DMMU accès TLB TAGS
0> IMMU les registres d'accès
0> IMMU TLB DONNEES accès RAM
0> IMMU TLB TAGS accès
0> Init mmu regs
0> Le programme d'installation de cache L2
0> L2 Cache Control \u003d 00000000.00f04400
0> Taille \u003d 00000000,00100000 ...
0> Scrub et le programme d'installation de cache L2
0> Le programme d'installation et Activer DMMU
0> Le programme d'installation DMMU Miss Handler
0> Test de boîtes aux lettres
0> Scrub Mailbox
0> CPU et Tick Tick Comparer les registres d'essai
0> CPU Stick et Stick Comparer les registres d'essai
0> Set Timing
0> UltraSPARC [TM] IIIi, Version 2.4
1> L2 Cache Tags Test
2> L2 Cache Tags Test
3> L2 Cache Tags Test
1> CPU Init
2> CPU Init
3> CPU Init
1> UltraSPARC [TM] IIIi, Version 2.4
2> UltraSPARC [TM] IIIi, Version 2.4
3> UltraSPARC [TM] IIIi, Version 2.4
1> DMMU
2> DMMU
3> DMMU
1> DMMU TLB DONNEES accès RAM
2> DMMU TLB DONNEES accès RAM
3> DMMU TLB DONNEES accès RAM
1> DMMU accès TLB TAGS
2> DMMU accès TLB TAGS
3> DMMU accès TLB TAGS
1> IMMU les registres d'accès
2> IMMU les registres d'accès
3> IMMU les registres d'accès
1> IMMU TLB DONNEES accès RAM
2> IMMU TLB DONNEES accès RAM
3> IMMU TLB DONNEES accès RAM
1> IMMU TLB TAGS accès
2> IMMU TLB TAGS accès
3> IMMU TLB TAGS accès
1> Init mmu regs
2> Init mmu regs
3> Init mmu regs
1> Configuration du cache L2
1> L2 Cache Control \u003d 00000000.00f04400
1> Taille \u003d 00000000,00100000 ...
2> Installation de mémoire cache de niveau 2
2> L2 Cache Control \u003d 00000000.00f04400
2> Taille \u003d 00000000,00100000 ...
3> Installation de mémoire cache de niveau 2
3> L2 Cache Control \u003d 00000000.00f04400
3> Taille \u003d 00000000,00100000 ...
1> Scrub et d'installation de mémoire cache de niveau 2
2> Scrub et le programme d'installation de cache L2
3> Scrub et d'installation de mémoire cache de niveau 2
1> Configuration et activer DMMU
2> Le programme d'installation et Activer DMMU
3> Le programme d'installation et Activer DMMU
1> Configuration DMMU Miss Handler
2> Le programme d'installation DMMU Miss Handler
3> Le programme d'installation DMMU Miss Handler
1> Test de boîtes aux lettres
2> Test de boîtes aux lettres
3> Test de boîtes aux lettres
1> Scrub Mailbox
2> Scrub Mailbox
3> Scrub Mailbox
1> CPU et Tick Tick Comparer les registres d'essai
2> CPU et Tick Tick Comparer les registres d'essai
3> CPU et Tick Tick Comparer les registres d'essai
1> CPU Stick et Stick Comparer les registres d'essai
2> CPU Stick et Stick Comparer les registres d'essai
3> CPU Stick et Stick Comparer les registres d'essai
1> Configuration Int Handlers
2> Le programme d'installation Int Handlers
0> Interrupt Crosscall .....
3> Le programme d'installation Int Handlers
0> Le programme d'installation Int Handlers
0> Envoyer Int CPU 1
0> Envoyer Int 2 CPU
0> Envoyer Int CPU 3
1> Envoyer à Int Master CPU
2> Envoyer à Int Master CPU
3> Envoyer à Int Master CPU
0> MB: Part-Dash-Rev #: 5016344-09-50 Serial #: 052808
0> CPU0: Part-Dash-Rev #: 5016370-04-51 Serial #: 063736
0> CPU1: Part-Dash-Rev #: 5016370-04-51 Serial #: 036855
0> CPU2: Part-Dash-Rev #: 5016370-04-51 Serial #: 026118
0> CPU3: Part-Dash-Rev #: 5016370-04-51 Serial #: 026276
0> CPU0 DIMM B0/D0 J0601:
0> Part #: M3 12L2828ET0-CA2 N ° de série: Date 03097afe Code: 0425 Rev #: 3045
0> CPU0 DIMM B0/D1 J0602:
0> Part #: M3 12L2828ET0-CA2 N ° de série: Date 030c7ad1 Code: 0425 Rev #: 3045
0> CPU0 DIMM B1/D0 J0701:
0> Part #: M3 12L2828ET0-CA2 N ° de série: Date 030d7b02 Code: 0425 Rev #: 3045
0> CPU0 DIMM B1/D1 J0702:
0> Part #: M3 12L2828ET0-CA2 N ° de série: Date 030f7ad4 Code: 0425 Rev #: 3045
0> CPU1 DIMM B0/D0 J0601:
0> Part #: 72D128521GR7B N ° de série: 021f4814 Date Code: 0427 Rev #: 020e
0> CPU1 DIMM B0/D1 J0602:
0> Part #: 72D128521GR7B N ° de série: Date 040e4c24 Code: 0424 Rev #: 020e
0> CPU1 DIMM B1/D0 J0701:
0> Part #: M3 12L2828ET0-CA2 N ° de série: Date 0305a7be Code: 0451 Rev #: 3045
0> CPU1 DIMM B1/D1 J0702:
0> Part #: M3 12L2828ET0-CA2 N ° de série: Date 030b8849 Code: 0506 Rev #: 3045
0> CPU2 DIMM B0/D0 J0601:
0> Part #: 72D128521GR7B N ° de série: 02036716 Date Code: 0424 Rev #: 020e
0> CPU2 DIMM B0/D1 J0602:
0> Part #: 72D128521GR7B N ° de série: 021f4816 Date Code: 0427 Rev #: 020e
0> CPU2 DIMM B1/D0 J0701:
0> Part #: 36VDDT12872G-26AC0 N ° de série: Date 1b53f301 Code: 040c Rev #: 0000
0> CPU2 DIMM B1/D1 J0702:
0> Part #: 36VDDT12872G-26AC0 N ° de série: Date 1b53f304 Code: 040c Rev #: 0000
0> CPU3 DIMM B0/D0 J0601:
0> Part #: 36VDDT12872G-26AC0 N ° de série: Date 1b53f2fb Code: 040c Rev #: 0000
0> CPU3 DIMM B0/D1 J0602:
0> Part #: 36VDDT12872G-26AC0 N ° de série: Date 1b53f2f6 Code: 040c Rev #: 0000
0> CPU3 DIMM B1/D0 J0701:
0> Part #: M3 12L2828ET0-CA2 N ° de série: Date 0310a66a Code: 0451 Rev #: 3045
0> CPU3 DIMM B1/D1 J0702:
0> Part #: M3 12L2828ET0-CA2 N ° de série: Date 030e89be Code: 0506 Rev #: 3045
0> Set CPU / Système de vitesse
0 >........
0> Envoyer MC Timing CPU 1
0> Envoyer MC Timing 2 CPU
0> Envoyer MC Timing CPU 3
0> Memory Init .....
0> Probe DIMMs
1> Probe DIMMs
2> Probe DIMMs
3> Probe DIMMs
1> Init Mem Controller Regs
2> Init Mem Controller Regs
3> Init Mem Contrôleur Regs
0> Init Mem Controller Regs
1> Set JBUS config reg
2> Set JBUS config reg
3> Set JBUS config reg
0> Set JBUS config reg
0> IO-Pont de l'unité de test init 0
0> IO-Pont de l'unité 1 d'initialisation de test
0> Ne PLL reset
0> Configurer calendrier de 7:1 10:1, un système de fréquence 183 MHz, la fréquence du processeur 1281 MHz

SC Alert: Host System a Reset
0> Soft Power-on par le biais de la TVD SW
0> Réinitialiser PLL .....
0> Init SB
0> Initialiser I2C Controller
0> CPU Init
0> Init mmu regs
0> Le programme d'installation de cache L2
0> L2 Cache Control \u003d 00000000.00f04400
0> Taille \u003d 00000000,00100000 ...
0> Le programme d'installation et Activer DMMU
0> Le programme d'installation DMMU Miss Handler
0> Scrub Mailbox
0> Le calendrier est 7:1 10:1, système 183 MHz, 1281 MHz CPU, mémoire 128 MHz.
0> UltraSPARC [TM] IIIi, Version 2.4
1> CPU Init
2> CPU Init
3> CPU Init
1> UltraSPARC [TM] IIIi, Version 2.4
2> UltraSPARC [TM] IIIi, Version 2.4
3> UltraSPARC [TM] IIIi, Version 2.4
1> Init mmu regs
2> Init mmu regs
3> Init mmu regs
1> Configuration du cache L2
1> L2 Cache Control \u003d 00000000.00f04400
1> Taille \u003d 00000000,00100000 ...
2> Installation de mémoire cache de niveau 2
2> L2 Cache Control \u003d 00000000.00f04400
2> Taille \u003d 00000000,00100000 ...
3> Installation de mémoire cache de niveau 2
3> L2 Cache Control \u003d 00000000.00f04400
3> Taille \u003d 00000000,00100000 ...
1> Configuration et activer DMMU
2> Le programme d'installation et Activer DMMU
3> Le programme d'installation et Activer DMMU
1> Configuration DMMU Miss Handler
2> Le programme d'installation DMMU Miss Handler
3> Le programme d'installation DMMU Miss Handler
1> Scrub Mailbox
2> Scrub Mailbox
3> Scrub Mailbox
1> Timing est 7:1 10:1, système 183 MHz, 1281 MHz CPU, mémoire 128 MHz.
2> Timing est 7:1 10:1, système 183 MHz, 1281 MHz CPU, mémoire 128 MHz.
3> Timing est 7:1 10:1, système 183 MHz, 1281 MHz CPU, mémoire 128 MHz.
0> Memory Init .....
0> Probe DIMMs
1> Probe DIMMs
2> Probe DIMMs
3> Probe DIMMs
1> Init Mem Contrôleur des séquences
2> Init Mem Contrôleur des séquences
3> Init Mem Contrôleur des séquences
0> Init Mem Contrôleur des séquences
0> IO-Pont de l'unité de test init 0
0> IO-Pont de l'unité 1 d'initialisation de test
0> Test de mémoire .....
0> Sélectionner Banque Config
0> Probe et le programme d'installation de mémoire
0> INFO: 1024MB Bank 0, Dimm Type X4
0> INFO: 1024MB Bank 1, Dimm Type X4
0> INFO: 1024MB Bank 2, Dimm Type X4
0> INFO: 1024MB Bank 3, Dimm Type X4
0>
0> Les données sur Bitwalk Master
0> Test Bank 0.
0> Test Bank 1.
0> Test Bank 2.
0> Test Bank 3.
0> Adresse Bitwalk sur Master
0> Addr marcher sur mem test CPU 0 Banque 0: 00000000.00000000 à 00000000,40000000.
0> Addr marcher sur mem test CPU 0 Banque 1: 00000001.00000000 à 00000001,40000000.
0> Addr marcher sur mem test CPU 0 Banque 2: 00000002.00000000 à 00000002,40000000.
0> Addr marcher sur mem test CPU 0 Banque 3: 00000003.00000000 à 00000003,40000000.
0> Set de boîtes aux lettres
0> Final MC1 est f0000026.3e781c4e.
0> Le programme d'installation définitive des entrées DMMU
0> Post Image Région Scrub
0> Exécuter POST de mémoire
1> En attente de maître CPU \u003d 0, dans le délai de 134 secondes ...
2> En attente de maître CPU \u003d 0, dans le délai de 134 secondes ...
3> En attente de maître CPU \u003d 0, dans le délai de 134 secondes ...
0> Vérification de contrôle sur l'image copiée.
0> Le mémoire de la valeur est CHECKSUM aa23.
0> Le contenu de la mémoire Taille valeur est 80061.
0> Le succès ... Checksum sur la mémoire de validation.
1> Choisissez Banque Config
2> Choisissez Banque Config
3> Sélectionner Banque Config
1> Probe et le programme d'installation de mémoire
1> INFO: 1024MB Bank 0, Dimm Type X4
1> INFO: 1024MB Bank 1, Dimm Type X4
1> INFO: 1024MB Bank 2, Dimm Type X4
1> INFO: 1024MB Bank 3, Dimm Type X4
1>
2> Probe et le programme d'installation de mémoire
2> INFO: 1024MB Bank 0, Dimm Type X4
2> INFO: 1024MB Bank 1, Dimm Type X4
2> INFO: 1024MB Bank 2, Dimm Type X4
2> INFO: 1024MB Bank 3, Dimm Type X4
2>
3> Probe et le programme d'installation de mémoire
3> INFO: 1024MB Bank 0, Dimm Type X4
3> INFO: 1024MB Bank 1, Dimm Type X4
3> INFO: 1024MB Bank 2, Dimm Type X4
3> INFO: 1024MB Bank 3, Dimm Type X4
3>
1> Set de boîtes aux lettres
2> Set de boîtes aux lettres
3> Set de boîtes aux lettres
1> Final MC1 est f0000026.3e781c4e.
2> Final MC1 est f0000026.3e781c4e.
3> Final MC1 est f0000026.3e781c4e.
0> Les données sur Bitwalk Slave 1
0> Test Bank 0.
0> Test Bank 1.
0> Test Bank 2.
0> Test Bank 3.
0> Les données sur Bitwalk Slave 2
0> Test Bank 0.
0> Test Bank 1.
0> Test Bank 2.
0> Test Bank 3.
0> Les données sur Bitwalk Slave 3
0> Test Bank 0.
0> Test Bank 1.
0> Test Bank 2.
0> Test Bank 3.
0> Adresse Bitwalk sur Slave 1
0> Addr marcher sur mem test CPU 1 Banque 0: 00000010.00000000 à 00000010,40000000.
0> Addr marcher sur mem test CPU 1 Banque 1: 00000011.00000000 à 00000011,40000000.
0> Addr marcher sur mem test CPU 1 Banque 2: 00000012.00000000 à 00000012,40000000.
0> Addr marcher sur mem test CPU 1 Banque 3: 00000013.00000000 à 00000013,40000000.
0> Adresse Bitwalk sur Slave 2
0> Addr marcher sur mem test CPU 2 Banque 0: 00000020.00000000 à 00000020,40000000.
0> Addr marche mem test sur 2 CPU Banque 1: 00000021.00000000 à 00000021,40000000.
0> Addr marche mem test sur 2 CPU Banque 2: 00000022.00000000 à 00000022,40000000.
0> Addr marcher sur mem test CPU 2 Banque 3: 00000023.00000000 à 00000023,40000000.
0> Adresse Bitwalk sur Slave 3
0> Addr marcher sur mem test CPU 3 Banque 0: 00000030.00000000 à 00000030,40000000.
0> Addr marcher sur mem test CPU 3 Banque 1: 00000031.00000000 à 00000031,40000000.
0> Addr marcher sur mem test CPU 3 Banque 2: 00000032.00000000 à 00000032,40000000.
0> Addr marcher sur mem test CPU 3 Banque 3: 00000033.00000000 à 00000033,40000000.
1> l'installation définitive des entrées DMMU
2> Le programme d'installation définitive des entrées DMMU
3> Le programme d'installation définitive des entrées DMMU
1> Carte esclave à maître POST mémoire
2> Carte esclave à maître POST mémoire
3> Carte esclave à maître POST mémoire
1> I-Cache RAM Test
2> I-Cache RAM Test
3> I-Cache RAM Test
0> Test CPU Caches .....
1> I-Cache Tag RAM
2> I-Cache Tag RAM
3> I-Cache Tag RAM
0> I-Cache RAM Test
1> I-Cache Valid / TAGS Predict Test
2> I-Cache Valid / TAGS Predict Test
3> I-Cache Valid / TAGS Predict Test
0> I-Cache Tag RAM
1> I-Cache Tag Snoop Field
2> I-Cache Tag Snoop Field
3> I-Cache Tag Snoop Field
0> I-Cache Valid / TAGS Predict Test
1> I Predict Branch-Cache Array Test
2> I Predict Branch-Cache Array Test
3> I Predict Branch-Cache Array Test
0> I-Cache Tag Snoop Field
1> Direction générale de la prévision d'initialisation
2> Direction générale de la prévision d'initialisation
3> Direction générale de la prévision d'initialisation
0> I Predict Branch-Cache Array Test
1> D-Cache RAM
2> D-Cache RAM
3> D-Cache RAM
0> Direction générale de la prévision d'initialisation
1> D-Cache Tags
2> D-Cache Tags
3> D-Cache Tags
0> D-Cache RAM
1> D-Cache Micro Tags
2> D-Cache Micro Tags
3> D-Cache Micro Tags
0> D-Cache Tags
1> D-Cache SnoopTags Test
2> D-Cache SnoopTags Test
3> D-Cache SnoopTags Test
0> D-Cache Micro Tags
1> W-Cache RAM
2> W-Cache RAM
3> W-Cache RAM
0> D-Cache SnoopTags Test
1> W-Cache Tags
2> W-Cache Tags
3> W-Cache Tags
0> W-Cache RAM
1> W-Cache Valid bit Test
2> W-Cache Valid bit Test
3> W-Cache Valid bit Test
0> W-Cache Tags
1> W-Cache Banque valide bit Test
2> W-Cache Banque valide bit Test
3> W-Cache Banque valide bit Test
0> W-Cache Valid bit Test
1> W-Cache SnoopTAGS Test
2> W-Cache SnoopTAGS Test
3> W-Cache SnoopTAGS Test
0> W-Cache Banque valide bit Test
1> P-Cache RAM
2> P-Cache RAM
3> P-Cache RAM
0> W-Cache SnoopTAGS Test
1> P-Cache Tags
2> P-Cache Tags
3> P-Cache Tags
0> P-Cache RAM
1> P-Cache SnoopTags Test
2> P-Cache SnoopTags Test
3> P-Cache SnoopTags Test
0> P-Cache Tags
1> P-Statut du cache de données d'essai
2> P-Statut du cache de données d'essai
3> P-Statut du cache de données d'essai
0> P-Cache SnoopTags Test
1> 8k DMMU Data TLB 0
2> 8k DMMU Data TLB 0
3> 8k DMMU Data TLB 0
0> P-Statut du cache de données d'essai
1> 8k DMMU TLB 1 Données
2> 8k DMMU TLB 1 Données
3> 8k DMMU TLB 1 Données
0> 8k DMMU Data TLB 0
1> 8k DMMU TLB 0 Tags
2> 8k DMMU TLB 0 Tags
3> 8k DMMU TLB 0 Tags
0> 8k DMMU TLB 1 Données
1> 8k DMMU TLB 1 Tags
2> 8k DMMU TLB 1 Tags
3> 8k DMMU TLB 1 Tags
0> 8k DMMU TLB 0 Tags
1> 8k IMMU TLB de données
2> 8k IMMU TLB de données
3> 8k IMMU TLB de données
0> 8k DMMU TLB 1 Tags
1> 8k IMMU TLB Tags
2> 8k IMMU TLB Tags
3> 8k IMMU TLB Tags
0> 8k IMMU TLB de données
0> 8k IMMU TLB Tags
1> FPU des registres et de chemin de données
2> et les données des registres FPU Path
3> FPU des registres et de chemin de données
0> FPU des registres et de chemin de données
1> Déplacer les registres FPU
2> Déplacer les registres FPU
3> Déplacer les registres FPU
0> Déplacer les registres FPU
1> FSR Read / Write
2> FSR Read / Write
3> FSR Read / Write
0> FSR Read / Write
1> Inscrivez-Test FPU Block
2> FPU Block Registre Test
3> FPU Block Registre Test
0> FPU Block Registre Test
1> Direction générale des instructions FPU
2> Direction générale des instructions FPU
3> Direction générale des instructions FPU
0> Direction générale des instructions FPU
1> FPU Functional Test
2> FPU Functional Test
3> FPU Functional Test
0> FPU Functional Test
1> Scrub Mémoire
2> Scrub Mémoire
3> Scrub Mémoire
0> Scrub Mémoire
1> Flush Caches
2> Flush Caches
3> Flush Caches
0> Flush Caches
1> L2 Cache-fonctionnelle
2> L2 Cache-fonctionnelle
3> L2 Cache-fonctionnelle
0> Functional Tests CPU .....
1> L2 Cache-Stress
2> L2 Cache-Stress
3> L2 Cache-Stress
0> L2 Cache-fonctionnelle
1> IMMU fonctionnelle
2> IMMU fonctionnelle
3> IMMU fonctionnelle
0> L2 Cache-Stress
1> DMMU fonctionnelle
2> DMMU fonctionnelle
3> DMMU fonctionnelle
0> IMMU fonctionnelle
1> I-Cache fonctionnelle
2> I-Cache fonctionnelle
3> I-Cache fonctionnelle
0> DMMU fonctionnelle
1> I-cache de parité fonctionnelle
2> I-cache de parité fonctionnelle
3> I-cache de parité fonctionnelle
0> I-Cache fonctionnelle
0> I-cache de parité fonctionnelle
1> I-cache de la parité des tags
2> I-cache de la parité des tags
3> I-cache de la parité des tags
0> I-cache de la parité des tags
1> I-Cache Snoop parité Tag
2> I-Cache Snoop parité Tag
3> I-Cache Snoop parité Tag
0> I-Cache Snoop parité Tag
1> D-Cache fonctionnelle
2> D-Cache fonctionnelle
3> D-Cache fonctionnelle
1> D-Cache parité fonctionnelle
0> D-Cache fonctionnelle
2> D-Cache parité fonctionnelle
3> D-Cache parité fonctionnelle
1> D-Cache Tag Test de parité
0> D-Cache parité fonctionnelle
2> D-Cache Tag Test de parité
3> D-Cache Tag Test de parité
1> W-Cache fonctionnelle
0> D-Cache Tag Test de parité
2> W-Cache fonctionnelle
3> W-Cache fonctionnelle
1> Graphics fonctionnelle
0> W-Cache fonctionnelle
1> CPU superscalaire Dispatch
2> Graphics fonctionnelle
3> Graphics fonctionnelle
2> CPU superscalaire Dispatch
3> CPU superscalaire Dispatch
0> Graphics fonctionnelle
1> SPARC Atomic Instruction Test
2> SPARC Atomic Instruction Test
3> SPARC Atomic Instruction Test
0> CPU superscalaire Dispatch
1> Non SPARC Atomic Instruction Test
2> Non SPARC Atomic Instruction Test
3> Non SPARC Atomic Instruction Test
0> SPARC Atomic Instruction Test
1> SOFTINT registre et l'interruption des essais
2> SOFTINT registre et l'interruption des essais
3> SOFTINT registre et l'interruption des essais
0> Non SPARC Atomic Instruction Test
1> Direction Memory Test
2> Direction Memory Test
3> Direction Memory Test
0> SOFTINT registre et l'interruption des essais
1> Fast ECC test
2> Fast ECC test
3> Fast ECC test
0> Direction Memory Test
1> Système de test ECC
2> Système de test ECC
3> Système de test ECC
0> Fast ECC test
0> Système de test ECC
0> XBus SRAM
0> IO-Pont Southbridge Remap Devs
0> IO-Pont Tests .....
0> JBUS vérification rapide
0> à IO-bridge_0
0> à IO-bridge_1
0> IO-Pont unité 0 sram test
0> IO-Pont unité 0 reg test
0> IO-Pont unité 0 mem test
0> IO-Pont unité 0 PCI id test
0> IO-Pont unité 0 interrompre test
0> IO-Pont de l'unité 1 test sram
0> IO-Pont de l'unité 1 reg test
0> IO-Pont de l'unité 1 mem test
0> IO-Pont de l'unité 1 PCI id test
0> IO-Pont de l'unité 1 d'interrompre test
0> IO-Pont de l'unité de test init 0
1> IO-Pont unité 0 sram test
1> IO-Pont unité 0 reg test
1> IO-Pont unité 0 mem test
1> IO-Pont unité 0 PCI id test
1> IO-Pont unité 0 interrompre test
1> IO-Pont de l'unité 1 d'initialisation de test
1> IO-Pont de l'unité 1 test sram
1> IO-Pont de l'unité 1 reg test
1> IO-Pont de l'unité 1 mem test
1> IO-Pont de l'unité 1 PCI id test
1> IO-Pont de l'unité 1 d'interrompre test
1> IO-Pont de l'unité de test init 0
2> IO-Pont unité 0 sram test
2> IO-Pont unité 0 reg test
2> IO-Pont unité 0 mem test
2> IO-Pont unité 0 PCI id test
2> IO-Pont unité 0 interrompre test
2> IO-Pont de l'unité 1 d'initialisation de test
2> IO-Pont de l'unité 1 test sram
2> IO-Pont de l'unité 1 reg test
2> IO-Pont de l'unité 1 mem test
2> IO-Pont de l'unité 1 PCI id test
2> IO-Pont de l'unité 1 d'interrompre test
2> IO-Pont de l'unité de test init 0
3> IO-Pont unité 0 sram test
3> IO-Pont unité 0 reg test
3> IO-Pont unité 0 mem test
3> IO-Pont unité 0 PCI id test
3> IO-Pont unité 0 interrompre test
3> IO-Pont de l'unité 1 d'initialisation de test
3> IO-Pont de l'unité 1 test sram
3> IO-Pont de l'unité 1 reg test
3> IO-Pont de l'unité 1 mem test
3> IO-Pont de l'unité 1 PCI id test
3> IO-Pont de l'unité 1 d'interrompre test
3> Imprimer Mem Config
1> Caches: Icache est sur ON, Dcache est activée, est Wcache ON, Pcache est activée.
1> Memory interleave mis à 0
1> Banque 0 1024: 00000010.00000000 -> 00000010,40000000.
1> Banque 1 1024: 00000011.00000000 -> 00000011,40000000.
1> Banque 2 1024: 00000012.00000000 -> 00000012,40000000.
1> Banque 3 1024: 00000013.00000000 -> 00000013,40000000.
2> Imprimer Mem Config
2> Caches: Icache est sur ON, Dcache est activée, est Wcache ON, Pcache est activée.
2> Memory interleave mis à 0
2> Banque 0 1024: 00000020.00000000 -> 00000020,40000000.
2> Banque 1 1024: 00000021.00000000 -> 00000021,40000000.
2> Banque 2 1024: 00000022.00000000 -> 00000022,40000000.
2> Banque 3 1024: 00000023.00000000 -> 00000023,40000000.
3> Imprimer Mem Config
3> Caches: Icache est sur ON, Dcache est activée, est Wcache ON, Pcache est activée.
3> Memory interleave mis à 0
3> Banque 0 1024: 00000030.00000000 -> 00000030,40000000.
3> Banque 1 1024: 00000031.00000000 -> 00000031,40000000.
3> Banque 2 1024: 00000032.00000000 -> 00000032,40000000.
3> Banque 3 1024: 00000033.00000000 -> 00000033,40000000.
0> Imprimer Mem Config
0> Caches: Icache est sur ON, Dcache est activée, est Wcache ON, Pcache est activée.
0> Memory interleave mis à 0
0> Banque 0 1024: 00000000.00000000 -> 00000000,40000000.
0> Banque 1 1024: 00000001.00000000 -> 00000001,40000000.
0> Banque 2 1024: 00000002.00000000 -> 00000002,40000000.
0> Banque 3 1024: 00000003.00000000 -> 00000003,40000000.
1> Memory Block
2> Memory Block
3> Memory Block
0> Memory Block
1> Test 1073741824 octets sur la banque 0 ....
2> Test 1073741824 octets sur la banque 0 ....
3> Test 1073741824 octets sur la banque 0 ....
0> Test 1067450368 octets sur la banque 0 ....
0> 0% Fait ...
0> 2% Fait ...
0> 3% Fait ...
0> 4% Fait ...
0> 6% Fait ...
0> 7% Fait ...
0> 9% Fait ...
0> 10% Fait ...
0> 11% Fait ...
0> 13% Fait ...
0> 14% Fait ...
0> 16% Fait ...
0> 17% Fait ...
0> 18% Fait ...
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0> 22% Fait ...
0> 24% Fait ...
0> 25% Fait ...
0> 27% Fait ...
0> 28% Fait ...
0> 29% Fait ...
0> 31% Fait ...
0> 32% Fait ...
0> 34% Fait ...
0> 35% Fait ...
0> 36% Fait ...
0> 38% Fait ...
0> 39% Fait ...
0> 41% Fait ...
0> 42% Fait ...
0> 43% Fait ...
0> 45% Fait ...
0> 46% Fait ...
0> 48% Fait ...
0> 49% Fait ...
0> 50% Fait ...
0> 52% Fait ...
0> 53% Fait ...
0> 55% Fait ...
0> 56% Fait ...
0> 57% Fait ...
0> 59% Fait ...
0> 60% Fait ...
0> 62% Fait ...
0> 63% Fait ...
0> 64% Fait ...
0> 66% Fait ...
0> 67% Fait ...
0> 69% Fait ...
0> 70% Fait ...
0> 71% Fait ...
0> 73% Fait ...
0> 74% Fait ...
0> 76% Fait ...
0> 77% Fait ...
0> 78% Fait ...
0> 80% Fait ...
0> 81% Fait ...
0> 83% Fait ...
0> 84% Fait ...
0> 85% Fait ...
0> 87% Fait ...
0> 88% Fait ...
0> 90% Fait ...
0> 91% Fait ...
1> Test 1073741824 octets sur la banque 1 ....
2> Test 1073741824 octets sur la banque 1 ....
3> Test 1073741824 octets sur la banque 1 ....
0> 92% Fait ...
0> 94% Fait ...
0> 95% Fait ...
0> 97% Fait ...
0> 98% Fait ...
0> 99% Fait ...
0> Test 1073741824 octets sur la banque 1 ....
0> 0% Fait ...
0> 2% Fait ...
0> 3% Fait ...
0> 4% Fait ...
0> 6% Fait ...
0> 7% Fait ...
0> 9% Fait ...
0> 10% Fait ...
0> 11% Fait ...
0> 13% Fait ...
0> 14% Fait ...
0> 15% Fait ...
0> 17% Fait ...
0> 18% Fait ...
0> 20% Fait ...
0> 21% Fait ...
0> 22% Fait ...
0> 24% Fait ...
0> 25% Fait ...
0> 27% Fait ...
0> 28% Fait ...
0> 29% Fait ...
0> 31% Fait ...
0> 32% Fait ...
0> 34% Fait ...
0> 35% Fait ...
0> 36% Fait ...
0> 38% Fait ...
0> 39% Fait ...
0> 40% Fait ...
0> 42% Fait ...
0> 43% Fait ...
0> 45% Fait ...
0> 46% Fait ...
0> 47% Fait ...
0> 49% Fait ...
0> 50% Fait ...
0> 52% Fait ...
0> 53% Fait ...
0> 54% Fait ...
0> 56% Fait ...
0> 57% Fait ...
0> 59% Fait ...
0> 60% Fait ...
0> 61% Fait ...
0> 63% Fait ...
0> 64% Fait ...
0> 65% Fait ...
0> 67% Fait ...
0> 68% Fait ...
0> 70% Fait ...
0> 71% Fait ...
0> 72% Fait ...
0> 74% Fait ...
0> 75% Fait ...
0> 77% Fait ...
0> 78% Fait ...
0> 79% Fait ...
0> 81% Fait ...
1> Test 1073741824 octets sur la banque 2 ....
2> Test 1073741824 octets sur la banque 2 ....
3> Test 1073741824 octets sur la banque 2 ....
0> 82% Fait ...
0> 84% Fait ...
0> 85% Fait ...
0> 86% Fait ...
0> 88% Fait ...
0> 89% Fait ...
0> 90% Fait ...
0> 92% Fait ...
0> 93% Fait ...
0> 95% Fait ...
0> 96% Fait ...
0> 97% Fait ...
0> 99% Fait ...
0> Test 1073741824 octets sur la banque 2 ....
0> 0% Fait ...
0> 2% Fait ...
0> 3% Fait ...
0> 4% Fait ...
0> 6% Fait ...
0> 7% Fait ...
0> 9% Fait ...
0> 10% Fait ...
0> 11% Fait ...
0> 13% Fait ...
0> 14% Fait ...
0> 15% Fait ...
0> 17% Fait ...
0> 18% Fait ...
0> 20% Fait ...
0> 21% Fait ...
0> 22% Fait ...
0> 24% Fait ...
0> 25% Fait ...
0> 27% Fait ...
0> 28% Fait ...
0> 29% Fait ...
0> 31% Fait ...
0> 32% Fait ...
0> 34% Fait ...
0> 35% Fait ...
0> 36% Fait ...
0> 38% Fait ...
0> 39% Fait ...
0> 40% Fait ...
0> 42% Fait ...
0> 43% Fait ...
0> 45% Fait ...
0> 46% Fait ...
0> 47% Fait ...
0> 49% Fait ...
0> 50% Fait ...
0> 52% Fait ...
0> 53% Fait ...
0> 54% Fait ...
0> 56% Fait ...
0> 57% Fait ...
0> 59% Fait ...
0> 60% Fait ...
0> 61% Fait ...
0> 63% Fait ...
0> 64% Fait ...
0> 65% Fait ...
0> 67% Fait ...
0> 68% Fait ...
0> 70% Fait ...
0> 71% Fait ...
0> 72% Fait ...
1> Test 1073741824 octets sur la banque: 3 ....
2> Test 1073741824 octets sur la banque: 3 ....
3> Test 1073741824 octets sur la banque: 3 ....
0> 74% Fait ...
0> 75% Fait ...
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0> 78% Fait ...
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0> 92% Fait ...
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0> 95% Fait ...
0> 96% Fait ...
0> 97% Fait ...
0> 99% Fait ...
0> Test 1073741824 octets sur la banque: 3 ....
0> 0% Fait ...
0> 2% Fait ...
0> 3% Fait ...
0> 4% Fait ...
0> 6% Fait ...
0> 7% Fait ...
0> 9% Fait ...
0> 10% Fait ...
0> 11% Fait ...
0> 13% Fait ...
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0> 17% Fait ...
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0> 21% Fait ...
0> 22% Fait ...
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0> 25% Fait ...
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0> 32% Fait ...
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0> 38% Fait ...
0> 39% Fait ...
0> 40% Fait ...
0> 42% Fait ...
0> 43% Fait ...
0> 45% Fait ...
0> 46% Fait ...
0> 47% Fait ...
0> 49% Fait ...
0> 50% Fait ...
0> 52% Fait ...
0> 53% Fait ...
0> 54% Fait ...
0> 56% Fait ...
0> 57% Fait ...
0> 59% Fait ...
0> 60% Fait ...
0> 61% Fait ...
0> 63% Fait ...
0> 64% Fait ...
0> 65% Fait ...
0> 67% Fait ...
0> 68% Fait ...
0> 70% Fait ...
0> 71% Fait ...
0> 72% Fait ...
0> 74% Fait ...
0> 75% Fait ...
0> 77% Fait ...
0> 78% Fait ...
0> 79% Fait ...
0> 81% Fait ...
0> 82% Fait ...
0> 84% Fait ...
0> 85% Fait ...
0> 86% Fait ...
0> 88% Fait ...
0> 89% Fait ...
0> 90% Fait ...
0> 92% Fait ...
0> 93% Fait ...
0> 95% Fait ...
0> 96% Fait ...
0> 97% Fait ...
0> 99% Fait ...
0> INFO:
0> POST passés tous les périphériques.
0>
0> POST: Retour à OBP.

SC Alert: Host System a Reset

@ (#) OBP 4.13.0 2004/01/19 18:28 Sun Fire V440, Netra 440
Clearing TLBs
POST Résultats: Cpu 0000.0000.0000.0003
o0% \u003d 0000.0000.0000.0000% ffff.ffff.f00a.3f61% o1 \u003d o2 \u003d ffff.ffff.ffff.ffff
POST Résultats: Cpu 0000.0000.0000.0002
o0% \u003d 0000.0000.0000.0000% ffff.ffff.f00a.3f61% o1 \u003d o2 \u003d ffff.ffff.ffff.ffff
POST Résultats: Cpu 0000.0000.0000.0001
o0% \u003d 0000.0000.0000.0000% ffff.ffff.f00a.3f61% o1 \u003d o2 \u003d ffff.ffff.ffff.ffff
POST Résultats: Cpu 0000.0000.0000.0000
o0% \u003d 0000.0000.0000.0000% ffff.ffff.f00a.3f61% o1 \u003d o2 \u003d ffff.ffff.ffff.ffff
Membase: 0000.0000.0000.0000
MemSize: 0000.0000.0004.0000
Fait tableaux CPU Init
Init tags Fait E $
Configuration TLB (faible encombrement mode) Fait
MMUs ON
Scrubbing Tomatillo tags ... 0 1
Trouver dropin, copie Fait, Taille 0000.0000.0000.65f0
PC \u003d 0000.07ff.f000.5400
PC \u003d 0000.0000.0000.54f8
Trouver dropin, copie Fait, Taille 0000.0000.0001.0e70
ttya initialisé
0 CPU Speed: 1281 Mhz, ratio 7:1, ECCR: f00c00
1 CPU Speed: 1281 Mhz, ratio 7:1, ECCR: f00c00
2 CPU Speed: 1281 Mhz, ratio 7:1, ECCR: f00c00
3 CPU Speed: 1281 Mhz, ratio 7:1, ECCR: f00c00

CPU 0 Memory Configuration: Valid
CPU 1 Configuration de la mémoire: Valid
CPU 2 Configuration de la mémoire: Valid
CPU 3 Configuration de la mémoire: Valid
CPU 0 Bank 0 1024 Mo 1024 Mo Banque 1 Banque 2 Banque 3 Mo 1024 Mo 1024
CPU 1 Banque 0 1024 Mo 1024 Mo Banque 1 Banque 2 Banque 3 Mo 1024 Mo 1024
CPU 2 Banque 0 1024 Mo 1024 Mo Banque 1 Banque 2 Banque 3 Mo 1024 Mo 1024
CPU 3 Banque 0 1024 Mo 1024 Mo Banque 1 Banque 2 Banque 3 Mo 1024 Mo 1024
Master CPU 3 Membase: 3300000000 Memsize: 40000000


@ (#) OBP 4.13.0 2004/01/19 18:28 Sun Fire V440, Netra 440
Clearing TLBs
Chargement de configuration
Membase: 0000.0033.0000.0000
MemSize: 0000.0000.4000.0000
Fait tableaux CPU Init
Init tags Fait E $
Fait Setup TLB
MMUs ON
Scrubbing Tomatillo tags ... 0 1
Fait Block Scrubbing
Trouver dropin, copie Fait, Taille 0000.0000.0000.65f0
PC \u003d 0000.07ff.f000.5400
PC \u003d 0000.0000.0000.54f8
Trouver dropin, (copié), Decompressing Fait, Taille 0000.0000.0006.60c0
ttya initialisé
Réinitialisation du système: CPU Reset (SPOR)
JBUS-PCI bridge
JBUS-PCI bridge
Probing JBUS à 0,0 SUNW, UltraSPARC IIIi-(1281 MHz @ 7:1, 1 MB)
contrôleur de mémoire
Probing JBUS à 1,0 SUNW, UltraSPARC IIIi-(1281 MHz @ 7:1, 1 MB)
contrôleur de mémoire
Probing JBUS à 2,0 SUNW, UltraSPARC IIIi-(1281 MHz @ 7:1, 1 MB)
contrôleur de mémoire
Probing JBUS à 3,0 SUNW, UltraSPARC IIIi-(1281 MHz @ 7:1, 1 MB)
contrôleur de mémoire
Probing JBUS à 1c, 0 ppm pci
Probing JBUS à 1d, 0 pci
Probing JBUS au 1e, 0 ppm pci
Probing JBUS à 1f, 0 pci i2c nvram IDPROM
Chargement Support Packages: kbd-traducteur OBP-tftp SUNW, i2c-ram-device
SUNW, Fru-device
Chargement à bord des pilotes:
Exploration / pci @ 1e, 600000 Device 7 isa flashprom rtc i2c i2c-pont
i2c-bridge température GPIO GPIO GPIO GPIO hardware-monitor
température température température température du capteur
mère-Fru-alimentation prom-prom rmc-Fru-Fru-prom
scsi-Fru-alimentation prom-prom Fru-dimm-spd dimm-spd dimm-spd
dimm-spd cpu-Fru-prom dimm-spd dimm-spd dimm-spd dimm-spd
cpu-Fru-prom dimm-spd dimm-spd dimm-spd dimm-spd cpu-Fru-prom
dimm-spd dimm-spd dimm-spd dimm-spd cpu-Fru-prom-générateur d'horloge
pouvoir de série de série de série rmc-comm
Initialisation de la température d'arrêt des seuils pour les CPU
CPU 0 Banque 0 base 0 taille 1024 Mo
CPU 0 Banque 1 base 100000000 taille 1,024 MB
CPU 0 Banque 2 base 200000000 taille 1,024 MB
CPU 0 Banque 3 base 300000000 taille 1,024 MB
CPU 1 Banque 0 base 1000000000 taille 1,024 MB
CPU 1 Banque 1 base 1100000000 taille 1,024 MB
CPU 1 Banque 2 base 1200000000 taille 1,024 MB
CPU 1 Banque 3 base 1300000000 taille 1,024 MB
CPU 2 Banque 0 base 2000000000 taille 1024 Mo
CPU 2 Banque 1 base 2100000000 taille 1024 Mo
CPU 2 Banque 2 bases 2200000000 taille 1,024 MB
CPU 2 Banque 3 base 2300000000 taille 1,024 MB
CPU 3 Banque 0 base 3000000000 taille 1024 Mo
CPU 3 Banque 1 base 3100000000 taille 1,024 MB
CPU 3 Banque 2 base 3200000000 taille 1,024 MB
CPU 3 Banque 3 base 3300000000 taille 1,024 MB
Exploration / pci @ 1e, 600000 périphériques 2 Rien n'y
Exploration / pci @ 1e, 600000 Device 3 Rien n'y
Exploration / pci @ 1e, 600000 Device il ya 4 Aucune
Exploration / pci @ 1e, 600000 Device 6 pmu GPIO
Exploration / pci @ 1e, 600000 périphériques USB
Exploration / pci @ 1e, 600000 b périphériques usb
Exploration / pci @ 1e, 600000 Device d disque ide cdrom
Exploration / pci @ 1f, 700000 Device 1 réseau
Exploration / pci @ 1f, 700000 Device 2 disque scsi disque scsi tape cassette
Exploration / pci @ 1c, 600000 Device 1 Rien n'y
Exploration / pci @ 1c, 600000 périphériques réseau 2
Exploration / pci @ 1d, 700000 Device 1 Rien n'y
Exploration / pci @ 1d, 700000 périphériques 2 Rien n'y
l'écran n'a pas été trouvée.
clavier n'a pas été trouvée.
Clavier pas présent. Utilisation ttya d'entrée et de sortie.
Réinitialisation du système: CPU Reset (SPOR)
JBUS-PCI bridge
JBUS-PCI bridge
Probing JBUS à 0,0 SUNW, UltraSPARC IIIi-(1281 MHz @ 7:1, 1 MB)
contrôleur de mémoire
Probing JBUS à 1,0 SUNW, UltraSPARC IIIi-(1281 MHz @ 7:1, 1 MB)
contrôleur de mémoire
Probing JBUS à 2,0 SUNW, UltraSPARC IIIi-(1281 MHz @ 7:1, 1 MB)
contrôleur de mémoire
Probing JBUS à 3,0 SUNW, UltraSPARC IIIi-(1281 MHz @ 7:1, 1 MB)
contrôleur de mémoire
Probing JBUS à 1c, 0 ppm pci
Probing JBUS à 1d, 0 pci
Probing JBUS au 1e, 0 ppm pci
Probing JBUS à 1f, 0 pci i2c nvram IDPROM
Chargement Support Packages: kbd-traducteur OBP-tftp SUNW, i2c-ram-device
SUNW, Fru-device
Chargement à bord des pilotes:
Exploration / pci @ 1e, 600000 Device 7 isa flashprom rtc i2c i2c-pont
i2c-bridge température GPIO GPIO GPIO GPIO hardware-monitor
température température température température du capteur
mère-Fru-alimentation prom-prom rmc-Fru-Fru-prom
scsi-Fru-alimentation prom-prom Fru-dimm-spd dimm-spd dimm-spd
dimm-spd cpu-Fru-prom dimm-spd dimm-spd dimm-spd dimm-spd
cpu-Fru-prom dimm-spd dimm-spd dimm-spd dimm-spd cpu-Fru-prom
dimm-spd dimm-spd dimm-spd dimm-spd cpu-Fru-prom-générateur d'horloge
pouvoir de série de série de série rmc-comm
Initialisation de la température d'arrêt des seuils pour les CPU
CPU 0 Banque 0 base 0 taille 1024 Mo
CPU 0 Banque 1 base 100000000 taille 1,024 MB
CPU 0 Banque 2 base 200000000 taille 1,024 MB
CPU 0 Banque 3 base 300000000 taille 1,024 MB
CPU 1 Banque 0 base 1000000000 taille 1,024 MB
CPU 1 Banque 1 base 1100000000 taille 1,024 MB
CPU 1 Banque 2 base 1200000000 taille 1,024 MB
CPU 1 Banque 3 base 1300000000 taille 1,024 MB
CPU 2 Banque 0 base 2000000000 taille 1024 Mo
CPU 2 Banque 1 base 2100000000 taille 1024 Mo
CPU 2 Banque 2 bases 2200000000 taille 1,024 MB
CPU 2 Banque 3 base 2300000000 taille 1,024 MB
CPU 3 Banque 0 base 3000000000 taille 1024 Mo
CPU 3 Banque 1 base 3100000000 taille 1,024 MB
CPU 3 Banque 2 base 3200000000 taille 1,024 MB
CPU 3 Banque 3 base 3300000000 taille 1,024 MB
Exploration / pci @ 1e, 600000 périphériques 2 Rien n'y
Exploration / pci @ 1e, 600000 Device 3 Rien n'y
Exploration / pci @ 1e, 600000 Device il ya 4 Aucune
Exploration / pci @ 1e, 600000 Device 6 pmu GPIO
Exploration / pci @ 1e, 600000 périphériques USB
Exploration / pci @ 1e, 600000 b périphériques usb
Exploration / pci @ 1e, 600000 Device d disque ide cdrom
Exploration / pci @ 1f, 700000 Device 1 réseau
Exploration / pci @ 1f, 700000 Device 2 disque scsi disque scsi tape cassette
Exploration / pci @ 1c, 600000 Device 1 Rien n'y
Exploration / pci @ 1c, 600000 périphériques réseau 2
Exploration / pci @ 1d, 700000 Device 1 Rien n'y
Exploration / pci @ 1d, 700000 périphériques 2 Rien n'y

Sun Fire V440, Pas de clavier
Copyright 1998-2004 Sun Microsystems, Inc. Tous droits réservés
OpenBoot 4.13.0, 16384 Mo de mémoire installés, Serial # 61229739.
Adresse Ethernet midi 03: ba: a6: 4a: ab, Host ID: 83a64aab.




Exécuter le script de diagnostic obdiag / normal

Testing / pci @ 1f, 700000/network @ 1
Testing / pci @ 1e, 600000/ide @ d
Testing / pci @ 1e, 600000/isa @ 7/flashprom @ 2,0
Testing / pci @ 1e, 600000/isa @ 7/serial @ 0,2 e8
Testing / pci @ 1e, 600000/isa @ 7/serial @ 0,3 f8
Testing / pci @ 1e, 600000/isa @ 7/rtc @ 0,70
Testing / pci @ 1e, 600000/isa @ 0320 @ 7/i2c: tests \u003d (gpio@0.42, gpio@0.44, gpio@0.46, gpio@0.48)
Testing / pci @ 1e, 600000/isa @ 7/i2c @ 0320: les essais hardware-monitor@0.5c \u003d ()
Testing / pci @ 1e, 600000/isa @ 7/i2c @ 0320: les essais temperature-sensor@0.9c \u003d ()
Testing / pci @ 1c, 600000/network @ 2
Testing / pci @ 1f, 700000/scsi @ 2,1
Testing / pci @ 1f, 700000/scsi @ 2


Initialisation d'1 Mo de mémoire à addr 333ff14000 --

Initialisation d'1 Mo de mémoire à addr 333fee0000 --

Initialisation de 13MB de mémoire à addr 333f000000 - --

Initialisation de la mémoire à 1008MB addr 3300000000 --

Initialisation de la mémoire à 1024 addr 3200000000 / --

Initialisation de la mémoire à 1024 addr 3100000000 / --

Initialisation de la mémoire à 1024 addr 3000000000 / --

Initialisation de la mémoire à 1024 addr 2300000000 / --

Initialisation de la mémoire à 1024 addr 2200000000 / --

Initialisation de la mémoire à 1024 addr 2100000000 / --

Initialisation de la mémoire à 1024 addr 2000000000 / --

Initialisation de la mémoire à 1024 addr 1300000000 / --

Initialisation de la mémoire à 1024 addr 1200000000 / --

Initialisation de la mémoire à 1024 addr 1100000000 / --

Initialisation de la mémoire à 1024 addr 1000000000 / --

Initialisation de la mémoire à 1024 addr 300000000 / --

Initialisation de la mémoire à 1024 addr 200000000 / --

Initialisation de la mémoire à 1024 addr 100000000 / --

Initialisation de la mémoire à 1024 addr 0 / --


(3) ok
(3) ok
(3) ok show-post-résultats
Power On Selftest Passed







Je ne suis pas en mesure d'identifier tout problème de matériel jusqu'à maintenant. Ainsi, l'un peut me guider là où peut être le problème.

Je voudrais aussi partager mon point de vue est que je crois que c'est un problème de CPU no. 3. Je conclus sur la base que si l'on recherche "CPU 0000.0000.0000.0003" mot-clé sur le texte que j'ai écrit jusqu'ici, il nous sera deux fois, tout en obtenant une erreur système avant de faire reset et la deuxième, nous le trouvons dans le test de sortie diagonstic sur lesquels je coller ici. S'il vous plaît ne laissez-moi savoir si j'ai tort ou raison.

Observe