Hi

Ich bin jetzt mit einer seltsamen Hardware-Problem handelt. System gebootet sich mit den folgenden Fehler:

Fatal Error Reset
CPU 0000.0000.0000.0003 AFSR 0100.0000.0000.0000 SCE
AFAR 0000.07c6.0000.1000
SC Alert: Host-System hat Zurücksetzen

Es passiert, 4 oder 5 mal und die gleichen Fehler jedes time.I auch versuchen, eine hohe Last auf dem Server und auch herausfinden, dass die Prozesse ordnungsgemäß Wechsel zwischen allen CPUs.It scheint mir ein Hardware-Problem. Dann habe ich ein Hardware-Diagnose-System auch, aber didnot finden alle Fehler auch als Folge POST weitergegeben und deren Ausgang ist

@ (#) OBP 4.13.0 2004/01/19 18:28 Sun Fire V440, Netra 440
Clearing TLBs
Power-On Reset
Executing Power On Selftest
0>
0 >@(#) Sun Fire [TM] V440, Netra [TM] 440 POST 4.13.0 2004/01/16 12:35
/ dat/fw/common-source/firmware_re/post/post-build-4.13.0/Fiesta/chalupa/integrated (firmware_re)
0> Copyright © 2004 Sun Microsystems, Inc. Alle Rechte vorbehalten
Sonntag EIGENTUMSRECHTE / VERTRAULICH.
Nutzung unterliegt den Lizenzbedingungen.
0> Hard PowerUp RST durch SW
0> OBP-> POST-Call mit% o0 \u003d 00000000,01014000.
0> Diag Ebene auf MAX.
0> Ausführlichkeit Ebene auf 0 gesetzt.
0> MFG scrpt-Modus gesetzt NORM
0> I / O-Port auf ttya.
0> Start Selftest .....
0> CPUs im System: 0 1 2 3
0> Test-CPU (s ).....
0> Init SB
0> Initialize I2C Controller
0> L2-Cache Tags Test
0> Init CPU
0> DMMU
0> DMMU TLB-DATA RAM-Zugriff
0> DMMU TLB TAGS Access
0> IMMU Register Access
0> IMMU TLB-DATA RAM-Zugriff
0> IMMU TLB TAGS Access
0> Init mmu regs
0> Setup-L2-Cache
0> L2-Cache-Control \u003d 00000000.00f04400
0> Size \u003d 00000000,00100000 ...
0> Busch-und Setup-L2-Cache
0> Setup und aktivieren DMMU
0> Setup DMMU Miss Handler
0> Test Mailbox
0> Scrub Mailbox
0> CPU Tick-Tick-und Vergleichen Register Test
0> CPU-Stick und Stick Vergleichen Register Test
0> Set Timing
0> UltraSPARC [TM] IIIi, Version 2.4
1> L2-Cache Tags Test
2> L2-Cache Tags Test
3> L2-Cache Tags Test
1> Init CPU
2> Init CPU
3> Init CPU
1> UltraSPARC [TM] IIIi, Version 2.4
2> UltraSPARC [TM] IIIi, Version 2.4
3> UltraSPARC [TM] IIIi, Version 2.4
1> DMMU
2> DMMU
3> DMMU
1> DMMU TLB-DATA RAM-Zugriff
2> DMMU TLB-DATA RAM-Zugriff
3> DMMU TLB-DATA RAM-Zugriff
1> DMMU TLB TAGS Access
2> DMMU TLB TAGS Access
3> DMMU TLB TAGS Access
1> IMMU Register Access
2> IMMU Register Access
3> IMMU Register Access
1> IMMU TLB-DATA RAM-Zugriff
2> IMMU TLB-DATA RAM-Zugriff
3> IMMU TLB-DATA RAM-Zugriff
1> IMMU TLB TAGS Access
2> IMMU TLB TAGS Access
3> IMMU TLB TAGS Access
1> Init mmu regs
2> Init mmu regs
3> Init mmu regs
1> Setup-L2-Cache
1> L2-Cache-Control \u003d 00000000.00f04400
1> Size \u003d 00000000,00100000 ...
2> Setup-L2-Cache
2> L2-Cache-Control \u003d 00000000.00f04400
2> Size \u003d 00000000,00100000 ...
3> Setup-L2-Cache
3> L2-Cache-Control \u003d 00000000.00f04400
3> Size \u003d 00000000,00100000 ...
1> Busch-und Setup-L2-Cache
2> Busch-und Setup-L2-Cache
3> Busch-und Setup-L2-Cache
1> Setup und aktivieren DMMU
2> Setup und aktivieren DMMU
3> Setup und aktivieren DMMU
1> Setup DMMU Miss Handler
2> Setup DMMU Miss Handler
3> Setup DMMU Miss Handler
1> Test-Mailbox
2> Test Mailbox
3> Test Mailbox
1> Scrub Mailbox
2> Scrub Mailbox
3> Scrub Mailbox
1> CPU Tick-Tick-und Vergleichen Register Test
2> CPU Tick-Tick-und Vergleichen Register Test
3> CPU Tick-Tick-und Vergleichen Register Test
1> CPU-Stick und Stick Vergleichen Register Test
2> CPU-Stick und Stick Vergleichen Register Test
3> CPU-Stick und Stick Vergleichen Register Test
1> Setup-Int-Handler
2> Setup-Int-Handler
0> Interrupt Crosscall .....
3> Setup-Int-Handler
0> Setup-Int-Handler
0> senden Int CPU 1
0> senden Int Cpu 2
0> senden Int CPU 3
1> senden Int Master CPU
2> senden Int Master CPU
3> senden Int Master CPU
0> MB: Teil-Dash-Rev #: 5016344-09-50 Serial #: 052808
0> CPU0: Teil-Dash-Rev #: 5016370-04-51 Serial #: 063736
0> CPU1: Teil-Dash-Rev #: 5016370-04-51 Serial #: 036855
0> CPU2: Teil-Dash-Rev #: 5016370-04-51 Serial #: 026118
0> CPU3: Teil-Dash-Rev #: 5016370-04-51 Serial #: 026276
0> CPU0 DIMM B0/D0 J0601:
0> Part #: M3 12L2828ET0-CA2 Serial #: 03097afe Date Code: # 0425 Rev: 3045
0> CPU0 DIMM B0/D1 J0602:
0> Part #: M3 12L2828ET0-CA2 Serial #: 030c7ad1 Date Code: # 0425 Rev: 3045
0> CPU0 DIMM B1/D0 J0701:
0> Part #: M3 12L2828ET0-CA2 Serial #: 030d7b02 Date Code: # 0425 Rev: 3045
0> CPU0 DIMM B1/D1 J0702:
0> Part #: M3 12L2828ET0-CA2 Serial #: 030f7ad4 Date Code: # 0425 Rev: 3045
0> CPU1 DIMM B0/D0 J0601:
0> Part #: 72D128521GR7B Serial #: 021f4814 Date Code: 0427 Rev #: 020e
0> CPU1 DIMM B0/D1 J0602:
0> Part #: 72D128521GR7B Serial #: 040e4c24 Date Code: 0424 Rev #: 020e
0> CPU1 DIMM B1/D0 J0701:
0> Part #: M3 12L2828ET0-CA2 Serial #: 0305a7be Date Code: 0451 Rev #: 3045
0> CPU1 DIMM B1/D1 J0702:
0> Part #: M3 12L2828ET0-CA2 Serial #: 030b8849 Date Code: 0506 Rev #: 3045
0> CPU2 DIMM B0/D0 J0601:
0> Part #: 72D128521GR7B Serial #: 02036716 Datum Code: 0424 Rev #: 020e
0> CPU2 DIMM B0/D1 J0602:
0> Part #: 72D128521GR7B Serial #: 021f4816 Date Code: 0427 Rev #: 020e
0> CPU2 DIMM B1/D0 J0701:
0> Part #: 36VDDT12872G-26AC0 Serial #: 1b53f301 Date Code: 040c Rev #: 0000
0> CPU2 DIMM B1/D1 J0702:
0> Part #: 36VDDT12872G-26AC0 Serial #: 1b53f304 Date Code: 040c Rev #: 0000
0> CPU3 DIMM B0/D0 J0601:
0> Part #: 36VDDT12872G-26AC0 Serial #: 1b53f2fb Date Code: 040c Rev #: 0000
0> CPU3 DIMM B0/D1 J0602:
0> Part #: 36VDDT12872G-26AC0 Serial #: 1b53f2f6 Date Code: 040c Rev #: 0000
0> CPU3 DIMM B1/D0 J0701:
0> Part #: M3 12L2828ET0-CA2 Serial #: 0310a66a Date Code: 0451 Rev #: 3045
0> CPU3 DIMM B1/D1 J0702:
0> Part #: M3 12L2828ET0-CA2 Serial #: 030e89be Date Code: 0506 Rev #: 3045
0> Set CPU / System Speed
0 >........
0> senden Timing MC CPU 1
0> senden MC Timing Cpu 2
0> senden MC Timing CPU 3
0> Init Memory .....
0> Probe DIMMs
1> Probe DIMMs
2> Probe DIMMs
3> Probe DIMMs
1> Init Mem Controller Regs
2> Init Mem Controller Regs
3> Init Mem Controller Regs
0> Init Mem Controller Regs
1> Set JBUS config reg
2> Set JBUS config reg
3> Set JBUS config reg
0> Set JBUS config reg
0> IO-Bridge unit 0 init Test
0> IO-Bridge unit 1 init Test
0> Sie PLL Reset
0> Einstellen Zeitpunkt zu 7:1 10:1-, System-Frequenz 183 MHz, 1281 MHz CPU-Frequenz

SC Alert: Host-System hat Zurücksetzen
0> Soft-Power-on RST durch SW
0> PLL Reset .....
0> Init SB
0> Initialize I2C Controller
0> Init CPU
0> Init mmu regs
0> Setup-L2-Cache
0> L2-Cache-Control \u003d 00000000.00f04400
0> Size \u003d 00000000,00100000 ...
0> Setup und aktivieren DMMU
0> Setup DMMU Miss Handler
0> Scrub Mailbox
0> Timing ist 7:1 10:1, sys 183 MHz, 1281 MHz CPU, Speicher 128 MHz.
0> UltraSPARC [TM] IIIi, Version 2.4
1> Init CPU
2> Init CPU
3> Init CPU
1> UltraSPARC [TM] IIIi, Version 2.4
2> UltraSPARC [TM] IIIi, Version 2.4
3> UltraSPARC [TM] IIIi, Version 2.4
1> Init mmu regs
2> Init mmu regs
3> Init mmu regs
1> Setup-L2-Cache
1> L2-Cache-Control \u003d 00000000.00f04400
1> Size \u003d 00000000,00100000 ...
2> Setup-L2-Cache
2> L2-Cache-Control \u003d 00000000.00f04400
2> Size \u003d 00000000,00100000 ...
3> Setup-L2-Cache
3> L2-Cache-Control \u003d 00000000.00f04400
3> Size \u003d 00000000,00100000 ...
1> Setup und aktivieren DMMU
2> Setup und aktivieren DMMU
3> Setup und aktivieren DMMU
1> Setup DMMU Miss Handler
2> Setup DMMU Miss Handler
3> Setup DMMU Miss Handler
1> Scrub Mailbox
2> Scrub Mailbox
3> Scrub Mailbox
1> Timing ist 7:1 10:1, sys 183 MHz, 1281 MHz CPU, Speicher 128 MHz.
2> Timing ist 7:1 10:1, sys 183 MHz, 1281 MHz CPU, Speicher 128 MHz.
3> Timing ist 7:1 10:1, sys 183 MHz, 1281 MHz CPU, Speicher 128 MHz.
0> Init Memory .....
0> Probe DIMMs
1> Probe DIMMs
2> Probe DIMMs
3> Probe DIMMs
1> Init Mem Controller Sequence
2> Init Mem Controller Sequence
3> Init Mem Controller Sequence
0> Init Mem Controller Sequence
0> IO-Bridge unit 0 init Test
0> IO-Bridge unit 1 init Test
0> Test Memory .....
0> Wählen Sie die Bank Config
0> Probe-und Setup-Speicher
0> INFO: 1024MB Bank 0, Dimm Typ X4
0> INFO: 1024MB Bank 1, Dimm Typ X4
0> INFO: 1024MB Bank 2, Dimm Typ X4
0> INFO: 1024MB Bank 3, Dimm Typ X4
0>
0> Daten Bitwalk auf Master
0> Test Bank 0.
0> Test Bank 1.
0> Test Bank 2.
0> Test Bank 3.
0> Adresse Bitwalk auf Master
0> Addr gehen mem Test auf CPU 0 Bank 0: 00000000.00000000 zu 00000000,40000000.
0> Addr gehen mem Test auf CPU 0 Bank 1: 00000001.00000000 zu 00000001,40000000.
0> Addr gehen mem Test auf CPU 0 Bank 2: 00000002.00000000 zu 00000002,40000000.
0> Addr gehen mem Test auf CPU 0 Bank 3: 00000003.00000000 zu 00000003,40000000.
0> Set-Mailbox
0> Final MC1 ist f0000026.3e781c4e.
0> Setup Final DMMU Einträge
0> Post Image Region Scrub
0> Ausführen POST aus dem Speicher
1> Warten auf Master-CPU \u003d 0, timeout in 134 Sekunden ...
2> Warten auf Master-CPU \u003d 0, timeout in 134 Sekunden ...
3> Warten auf Master-CPU \u003d 0, timeout in 134 Sekunden ...
0> Überprüfen der Prüfsumme auf Bild kopiert.
0> Der Speicher ist CHECKSUM Wert aa23.
0> Der Memory Content Größe ist 80061.
0> Erfolg ... Checksum auf Speicher validiert.
1> Wählen Sie die Bank Config
2> Wählen Sie die Bank Config
3> Wählen Sie die Bank Config
1> Probe-und Setup-Speicher
1> INFO: 1024MB Bank 0, Dimm Typ X4
1> INFO: 1024MB Bank 1, Dimm Typ X4
1> INFO: 1024MB Bank 2, Dimm Typ X4
1> INFO: 1024MB Bank 3, Dimm Typ X4
1>
2> Probe-und Setup-Speicher
2> Info: 1024MB Bank 0, Dimm Typ X4
2> Info: 1024MB Bank 1, Dimm Typ X4
2> Info: 1024MB Bank 2, Dimm Typ X4
2> Info: 1024MB Bank 3, Dimm Typ X4
2>
3> Probe-und Setup-Speicher
3> INFO: 1024MB Bank 0, Dimm Typ X4
3> INFO: 1024MB Bank 1, Dimm Typ X4
3> INFO: 1024MB Bank 2, Dimm Typ X4
3> INFO: 1024MB Bank 3, Dimm Typ X4
3>
1> Set-Mailbox
2> Set-Mailbox
3> Set-Mailbox
1> Final MC1 ist f0000026.3e781c4e.
2> Final MC1 ist f0000026.3e781c4e.
3> Final MC1 ist f0000026.3e781c4e.
0> Daten Bitwalk auf Slave 1
0> Test Bank 0.
0> Test Bank 1.
0> Test Bank 2.
0> Test Bank 3.
0> Daten Bitwalk auf Slave 2
0> Test Bank 0.
0> Test Bank 1.
0> Test Bank 2.
0> Test Bank 3.
0> Daten Bitwalk auf Slave 3
0> Test Bank 0.
0> Test Bank 1.
0> Test Bank 2.
0> Test Bank 3.
0> Adresse Bitwalk auf Slave 1
0> Addr gehen mem Test auf CPU 1 Bank 0: 00000010.00000000 zu 00000010,40000000.
0> Addr gehen mem Test auf CPU 1 Bank 1: 00000011.00000000 zu 00000011,40000000.
0> Addr gehen mem Test auf CPU 1 Bank 2: 00000012.00000000 zu 00000012,40000000.
0> Addr gehen mem Test auf CPU 1 Bank 3: 00000013.00000000 zu 00000013,40000000.
0> Adresse Bitwalk auf Slave 2
0> Addr gehen mem Test auf CPU 2 Bank 0: 00000020.00000000 zu 00000020,40000000.
0> Addr gehen mem Test auf CPU 2 Bank 1: 00000021.00000000 zu 00000021,40000000.
0> Addr gehen mem Test auf CPU 2 Bank 2: 00000022.00000000 zu 00000022,40000000.
0> Addr gehen mem Test auf CPU 2 Bank 3: 00000023.00000000 zu 00000023,40000000.
0> Adresse Bitwalk auf Slave 3
0> Addr gehen mem Test auf CPU 3 Bank 0: 00000030.00000000 zu 00000030,40000000.
0> Addr gehen mem Test auf CPU 3 Bank 1: 00000031.00000000 zu 00000031,40000000.
0> Addr gehen mem Test auf CPU 3 Bank 2: 00000032.00000000 zu 00000032,40000000.
0> Addr gehen mem Test auf CPU 3 Bank 3: 00000033.00000000 zu 00000033,40000000.
1> Setup Final DMMU Einträge
2> Setup Final DMMU Einträge
3> Setup Final DMMU Einträge
1> Karte POST Slave zu Master-Speicher
2> Slave Karte POST zu meistern Speicher
3> Karte POST Slave zu Master-Speicher
1> I-Cache-RAM-Test
2> I-Cache-RAM-Test
3> I-Cache-RAM-Test
0> Test CPU-Caches .....
1> I-Cache-Tag-RAM
2> I-Cache-Tag-RAM
3> I-Cache-Tag-RAM
0> I-Cache-RAM-Test
1> I-Cache Gültig / Predict TAGS Test
2> I-Cache Gültig / Predict TAGS Test
3> I-Cache Gültig / Predict TAGS Test
0> I-Cache-Tag-RAM
1> I-Cache Snoop Tag Feld
2> I-Cache Snoop Tag Feld
3> I-Cache Snoop Tag Feld
0> I-Cache Gültig / Predict TAGS Test
1> I Predict Branch-Cache-Array-Test
2> I Predict Branch-Cache-Array-Test
3> I Predict Branch-Cache-Array-Test
0> I-Cache Snoop Tag Feld
1> Branch Prediction Initialisierung
2> Branch Prediction Initialisierung
3> Branch Prediction Initialisierung
0> I Predict Branch-Cache-Array-Test
1> D-RAM-Cache
2> D-RAM-Cache
3> D-RAM-Cache
0> Branch Prediction Initialisierung
1> D-Cache-Tags
2> D-Cache-Tags
3> D-Cache-Tags
0> D-RAM-Cache
1> D-Micro-Cache-Tags
2> D-Micro-Cache-Tags
3> D-Micro-Cache-Tags
0> D-Cache-Tags
1> D-Cache SnoopTags Test
2> D-Cache SnoopTags Test
3> D-Cache SnoopTags Test
0> D-Micro-Cache-Tags
1> W-Cache-RAM
2> W-Cache-RAM
3> W-Cache-RAM
0> D-Cache SnoopTags Test
1> W-Cache-Tags
2> W-Cache-Tags
3> W-Cache-Tags
0> W-Cache-RAM
1> W-Cache Valid Bit-Test
2> W-Cache Valid Bit-Test
3> W-Cache Valid Bit-Test
0> W-Cache-Tags
1> W-Cache Bank gültig Bit Test
2> W-Cache Bank gültig Bit Test
3> W-Cache Bank gültig Bit Test
0> W-Cache Valid Bit-Test
1> W-Cache SnoopTAGS Test
2> W-Cache SnoopTAGS Test
3> W-Cache SnoopTAGS Test
0> W-Cache Bank gültig Bit Test
1> P-Cache-RAM
2> P-Cache-RAM
3> P-Cache-RAM
0> W-Cache SnoopTAGS Test
1> P-Cache-Tags
2> P-Cache-Tags
3> P-Cache-Tags
0> P-Cache-RAM
1> P-Cache SnoopTags Test
2> P-Cache SnoopTags Test
3> P-Cache SnoopTags Test
0> P-Cache-Tags
1> P-Daten-Cache-Status-Test
2> P-Daten-Cache-Status-Test
3> P-Daten-Cache-Status-Test
0> P-Cache SnoopTags Test
1> 8k DMMU TLB 0 DV
2> 8k DMMU TLB 0 DV
3> 8k DMMU TLB 0 DV
0> P-Daten-Cache-Status-Test
1> 8k DMMU TLB 1 Daten
2> 8k DMMU TLB 1 Daten
3> 8k DMMU TLB 1 Daten
0> 8k DMMU TLB 0 DV
1> 8k DMMU TLB 0 Tags
2> 8k DMMU TLB 0 Tags
3> 8k DMMU TLB 0 Tags
0> 8k DMMU TLB 1 Daten
1> 8k DMMU TLB 1 Tags
2> 8k DMMU TLB 1 Tags
3> 8k DMMU TLB 1 Tags
0> 8k DMMU TLB 0 Tags
1> 8k IMMU TLB-Daten
2> 8k IMMU TLB-Daten
3> 8k IMMU TLB-Daten
0> 8k DMMU TLB 1 Tags
1> 8k IMMU TLB-Tags
2> 8k IMMU TLB-Tags
3> 8k IMMU TLB-Tags
0> 8k IMMU TLB-Daten
0> 8k IMMU TLB-Tags
1> FPU Register und Data Path
2> FPU Register und Data Path
3> FPU Register und Data Path
0> FPU Register und Data Path
1> Verschieben FPU Register
2> Verschieben FPU Register
3> Verschieben FPU Register
0> FPU Register verschieben
1> FSR Lesen / Schreiben
2> FSR Lesen / Schreiben
3> FSR Lesen / Schreiben
0> FSR Lesen / Schreiben
1> FPU Register Block Test
2> FPU Register Block Test
3> FPU Register Block Test
0> FPU Register Block Test
1> FPU Filiale Anweisungen
2> FPU Filiale Anweisungen
3> FPU Branch Anleitung
0> FPU Filiale Anweisungen
1> FPU Funktionstest
2> FPU Funktionstest
3> FPU Funktionstest
0> FPU Funktionstest
1> Scrub Memory
2> Scrub Memory
3> Scrub Memory
0> Scrub Memory
1> Flush Caches
2> Flush Caches
3> Flush Caches
0> Flush Caches
1> L2-Cache Funktionelle
2> L2-Cache Funktionelle
3> L2-Cache Funktionelle
0> Funktionale Tests CPU .....
1> L2-Cache-Stress
2> L2-Cache-Stress
3> L2-Cache-Stress
0> L2-Cache Funktionelle
1> IMMU Funktionelle
2> IMMU Funktionelle
3> IMMU Funktionelle
0> L2-Cache-Stress
1> DMMU Funktionelle
2> DMMU Funktionelle
3> DMMU Funktionelle
0> IMMU Funktionelle
1> I-Cache Funktionelle
2> I-Cache Funktionelle
3> I-Cache Funktionelle
0> DMMU Funktionelle
1> I-Cache Parität Funktionelle
2> I-Cache Parität Funktionelle
3> I-Cache Parität Funktionelle
0> I-Cache Funktionelle
0> I-Cache Parität Funktionelle
1> I-Cache Parität Tag
2> I-Cache Parität Tag
3> I-Cache Parität Tag
0> I-Cache Parität Tag
1> I-Cache Snoop Parität Tag
2> I-Cache Snoop Parität Tag
3> I-Cache Snoop Parität Tag
0> I-Cache Snoop Parität Tag
1> D-Cache Funktionelle
2> D-Cache Funktionelle
3> D-Cache Funktionelle
1> D-Cache Parität Funktionelle
0> D-Cache Funktionelle
2> D-Cache Parität Funktionelle
3> D-Cache Parität Funktionelle
1> D-Cache Parität Tag Test
0> D-Cache Parität Funktionelle
2> D-Cache Parität Tag Test
3> D-Cache Parität Tag Test
1> W-Cache Funktionelle
0> D-Cache Parität Tag Test
2> W-Cache Funktionelle
3> W-Cache Funktionelle
1> Graphics Funktionelle
0> W-Cache Funktionelle
1> CPU Superscalar Versand
2> Graphics Funktionelle
3> Graphics Funktionelle
2> CPU Superscalar Versand
3> CPU Superscalar Versand
0> Grafik Funktionelle
1> SPARC Atomic Instruction Test
2> SPARC Atomic Instruction Test
3> SPARC Atomic Instruction Test
0> CPU Superscalar Versand
1> Nicht SPARC Atomic Instruction Test
2> Nicht SPARC Atomic Instruction Test
3> Nicht SPARC Atomic Instruction Test
0> SPARC Atomic Instruction Test
1> SOFTINT Register und Interrupt-Test
2> SOFTINT Register und Interrupt-Test
3> SOFTINT Register und Interrupt-Test
0> Nicht SPARC Atomic Instruction Test
1> Branch Memory Test
2> Filiale Memory Test
3> Filiale Memory Test
0> SOFTINT Register und Interrupt-Test
1> Fast ECC Test
2> Fast ECC Test
3> Fast ECC Test
0> Filiale Memory Test
1> System ECC Test
2> System ECC Test
3> System ECC Test
0> Fast ECC Test
0> System ECC Test
0> XBus SRAM
0> IO-Brücke Southbridge Remap Devs
0> IO-Brücke Tests .....
0> JBUS Quick Check
0> auf IO-bridge_0
0> auf IO-bridge_1
0> IO-Bridge unit 0 SRAM Test
0> IO-Bridge unit 0 reg Test
0> IO-Bridge unit 0 mem-Test
0> IO-PCI-Bridge unit 0 id-Test
0> IO-Bridge unit 0 Interrupt-Test
0> IO-Bridge unit 1 SRAM-Test
0> IO-Bridge unit 1 reg Test
0> IO-Bridge unit 1 mem-Test
0> IO-Bridge-Einheit 1 PCI id-Test
0> IO-Bridge unit 1 Interrupt-Test
0> IO-Bridge unit 0 init Test
1> IO-Bridge unit 0 SRAM Test
1> IO-Bridge unit 0 reg Test
1> IO-Bridge unit 0 mem-Test
1> IO-PCI-Bridge unit 0 id-Test
1> IO-Bridge unit 0 Interrupt-Test
1> IO-Bridge unit 1 init Test
1> IO-Bridge unit 1 SRAM-Test
1> IO-Bridge unit 1 reg Test
1> IO-Bridge unit 1 mem-Test
1> IO-Bridge-Einheit 1 PCI id-Test
1> IO-Bridge unit 1 Interrupt-Test
1> IO-Bridge unit 0 init Test
2> IO-Bridge unit 0 SRAM Test
2> IO-Bridge unit 0 reg Test
2> IO-Bridge unit 0 mem-Test
2> IO-PCI-Bridge unit 0 id-Test
2> IO-Bridge unit 0 Interrupt-Test
2> IO-Bridge unit 1 init Test
2> IO-Bridge unit 1 SRAM-Test
2> IO-Bridge unit 1 reg Test
2> IO-Bridge unit 1 mem-Test
2> IO-Bridge-Einheit 1 PCI id-Test
2> IO-Bridge unit 1 Interrupt-Test
2> IO-Bridge unit 0 init Test
3> IO-Bridge unit 0 SRAM Test
3> IO-Bridge unit 0 reg Test
3> IO-Bridge unit 0 mem-Test
3> IO-PCI-Bridge unit 0 id-Test
3> IO-Bridge unit 0 Interrupt-Test
3> IO-Bridge unit 1 init Test
3> IO-Bridge unit 1 SRAM-Test
3> IO-Bridge unit 1 reg Test
3> IO-Bridge unit 1 mem-Test
3> IO-Bridge-Einheit 1 PCI id-Test
3> IO-Bridge unit 1 Interrupt-Test
3> Print Mem Config
1> Caches: Icache ist ON, ON dCache ist, ist Wcache ON, Pcache ist.
1> Memory Interleave auf 0 gesetzt
1> Bank 0 1024MB: 00000010,00000000 -> 00000010,40000000.
1> Bank 1 1024MB: 00000011,00000000 -> 00000011,40000000.
1> Bank 2 1024MB: 00000012,00000000 -> 00000012,40000000.
1> Bank 3 1024MB: 00000013,00000000 -> 00000013,40000000.
2> Print Mem Config
2> Caches: Icache ist ON, ON dCache ist, ist Wcache ON, Pcache ist.
2> Memory Interleave auf 0 gesetzt
2> Bank 0 1024MB: 00000020,00000000 -> 00000020,40000000.
2> Bank 1 1024MB: 00000021,00000000 -> 00000021,40000000.
2> Bank 2 1024MB: 00000022,00000000 -> 00000022,40000000.
2> Bank 3 1024MB: 00000023,00000000 -> 00000023,40000000.
3> Print Mem Config
3> Caches: Icache ist ON, ON dCache ist, ist Wcache ON, Pcache ist.
3> Memory Interleave auf 0 gesetzt
3> Bank 0 1024MB: 00000030,00000000 -> 00000030,40000000.
3> Bank 1 1024MB: 00000031,00000000 -> 00000031,40000000.
3> Bank 2 1024MB: 00000032,00000000 -> 00000032,40000000.
3> Bank 3 1024MB: 00000033,00000000 -> 00000033,40000000.
0> Print Mem Config
0> Caches: Icache ist ON, ON dCache ist, ist Wcache ON, Pcache ist.
0> Memory Interleave auf 0 gesetzt
0> Bank 0 1024MB: 00000000,00000000 -> 00000000,40000000.
0> Bank 1 1024MB: 00000001,00000000 -> 00000001,40000000.
0> Bank 2 1024MB: 00000002,00000000 -> 00000002,40000000.
0> Bank 3 1024MB: 00000003,00000000 -> 00000003,40000000.
1> Memory Block
2> Memory Block
3> Memory Block
0> Memory Block
1> Test 1073741824 bytes auf Bank 0 ....
2> Test 1073741824 bytes auf Bank 0 ....
3> Test 1073741824 bytes auf Bank 0 ....
0> Test 1067450368 bytes auf Bank 0 ....
0> 0% abgeschlossen ...
0> 2% Geschehen ...
0> 3% Geschehen ...
0> 4% Geschehen ...
0> 6% Geschehen ...
0> 7% Geschehen ...
0> 9% Geschehen ...
0> 10% Fertig ...
0> 11% Fertig ...
0> 13% Fertig ...
0> 14% Fertig ...
0> 16% Fertig ...
0> 17% Fertig ...
0> 18% Fertig ...
0> 20% Fertig ...
0> 21% Fertig ...
0> 22% Fertig ...
0> 24% Fertig ...
0> 25% Fertig ...
0> 27% Fertig ...
0> 28% Fertig ...
0> 29% Fertig ...
0> 31% Fertig ...
0> 32% Fertig ...
0> 34% Fertig ...
0> 35% Fertig ...
0> 36% Fertig ...
0> 38% Fertig ...
0> 39% Fertig ...
0> 41% Fertig ...
0> 42% Fertig ...
0> 43% Fertig ...
0> 45% Fertig ...
0> 46% Fertig ...
0> 48% Fertig ...
0> 49% Fertig ...
0> 50% Fertig ...
0> 52% Fertig ...
0> 53% Fertig ...
0> 55% Fertig ...
0> 56% Fertig ...
0> 57% Fertig ...
0> 59% Fertig ...
0> 60% Fertig ...
0> 62% Fertig ...
0> 63% Fertig ...
0> 64% Fertig ...
0> 66% Fertig ...
0> 67% Fertig ...
0> 69% Fertig ...
0> 70% Fertig ...
0> 71% Fertig ...
0> 73% Fertig ...
0> 74% Fertig ...
0> 76% Fertig ...
0> 77% Fertig ...
0> 78% Fertig ...
0> 80% Fertig ...
0> 81% Fertig ...
0> 83% Fertig ...
0> 84% Fertig ...
0> 85% Fertig ...
0> 87% Fertig ...
0> 88% Fertig ...
0> 90% Fertig ...
0> 91% Fertig ...
1> Test 1073741824 bytes auf Bank 1 ....
2> Test 1073741824 bytes auf Bank 1 ....
3> Test 1073741824 bytes auf Bank 1 ....
0> 92% Fertig ...
0> 94% Fertig ...
0> 95% Fertig ...
0> 97% Fertig ...
0> 98% Fertig ...
0> 99% Fertig ...
0> Test 1073741824 bytes auf Bank 1 ....
0> 0% abgeschlossen ...
0> 2% Geschehen ...
0> 3% Geschehen ...
0> 4% Geschehen ...
0> 6% Geschehen ...
0> 7% Geschehen ...
0> 9% Geschehen ...
0> 10% Fertig ...
0> 11% Fertig ...
0> 13% Fertig ...
0> 14% Fertig ...
0> 15% Fertig ...
0> 17% Fertig ...
0> 18% Fertig ...
0> 20% Fertig ...
0> 21% Fertig ...
0> 22% Fertig ...
0> 24% Fertig ...
0> 25% Fertig ...
0> 27% Fertig ...
0> 28% Fertig ...
0> 29% Fertig ...
0> 31% Fertig ...
0> 32% Fertig ...
0> 34% Fertig ...
0> 35% Fertig ...
0> 36% Fertig ...
0> 38% Fertig ...
0> 39% Fertig ...
0> 40% Fertig ...
0> 42% Fertig ...
0> 43% Fertig ...
0> 45% Fertig ...
0> 46% Fertig ...
0> 47% Fertig ...
0> 49% Fertig ...
0> 50% Fertig ...
0> 52% Fertig ...
0> 53% Fertig ...
0> 54% Fertig ...
0> 56% Fertig ...
0> 57% Fertig ...
0> 59% Fertig ...
0> 60% Fertig ...
0> 61% Fertig ...
0> 63% Fertig ...
0> 64% Fertig ...
0> 65% Fertig ...
0> 67% Fertig ...
0> 68% Fertig ...
0> 70% Fertig ...
0> 71% Fertig ...
0> 72% Fertig ...
0> 74% Fertig ...
0> 75% Fertig ...
0> 77% Fertig ...
0> 78% Fertig ...
0> 79% Fertig ...
0> 81% Fertig ...
1> Test 1073741824 bytes auf Bank 2 ....
2> Test 1073741824 bytes auf Bank 2 ....
3> Test 1073741824 bytes auf Bank 2 ....
0> 82% Fertig ...
0> 84% Fertig ...
0> 85% Fertig ...
0> 86% Fertig ...
0> 88% Fertig ...
0> 89% Fertig ...
0> 90% Fertig ...
0> 92% Fertig ...
0> 93% Fertig ...
0> 95% Fertig ...
0> 96% Fertig ...
0> 97% Fertig ...
0> 99% Fertig ...
0> Test 1073741824 bytes auf Bank 2 ....
0> 0% abgeschlossen ...
0> 2% Geschehen ...
0> 3% Geschehen ...
0> 4% Geschehen ...
0> 6% Geschehen ...
0> 7% Geschehen ...
0> 9% Geschehen ...
0> 10% Fertig ...
0> 11% Fertig ...
0> 13% Fertig ...
0> 14% Fertig ...
0> 15% Fertig ...
0> 17% Fertig ...
0> 18% Fertig ...
0> 20% Fertig ...
0> 21% Fertig ...
0> 22% Fertig ...
0> 24% Fertig ...
0> 25% Fertig ...
0> 27% Fertig ...
0> 28% Fertig ...
0> 29% Fertig ...
0> 31% Fertig ...
0> 32% Fertig ...
0> 34% Fertig ...
0> 35% Fertig ...
0> 36% Fertig ...
0> 38% Fertig ...
0> 39% Fertig ...
0> 40% Fertig ...
0> 42% Fertig ...
0> 43% Fertig ...
0> 45% Fertig ...
0> 46% Fertig ...
0> 47% Fertig ...
0> 49% Fertig ...
0> 50% Fertig ...
0> 52% Fertig ...
0> 53% Fertig ...
0> 54% Fertig ...
0> 56% Fertig ...
0> 57% Fertig ...
0> 59% Fertig ...
0> 60% Fertig ...
0> 61% Fertig ...
0> 63% Fertig ...
0> 64% Fertig ...
0> 65% Fertig ...
0> 67% Fertig ...
0> 68% Fertig ...
0> 70% Fertig ...
0> 71% Fertig ...
0> 72% Fertig ...
1> Test 1073741824 bytes auf Bank 3 ....
2> Test 1073741824 bytes auf Bank 3 ....
3> Test 1073741824 bytes auf Bank 3 ....
0> 74% Fertig ...
0> 75% Fertig ...
0> 77% Fertig ...
0> 78% Fertig ...
0> 79% Fertig ...
0> 81% Fertig ...
0> 82% Fertig ...
0> 84% Fertig ...
0> 85% Fertig ...
0> 86% Fertig ...
0> 88% Fertig ...
0> 89% Fertig ...
0> 90% Fertig ...
0> 92% Fertig ...
0> 93% Fertig ...
0> 95% Fertig ...
0> 96% Fertig ...
0> 97% Fertig ...
0> 99% Fertig ...
0> Test 1073741824 bytes auf Bank 3 ....
0> 0% abgeschlossen ...
0> 2% Geschehen ...
0> 3% Geschehen ...
0> 4% Geschehen ...
0> 6% Geschehen ...
0> 7% Geschehen ...
0> 9% Geschehen ...
0> 10% Fertig ...
0> 11% Fertig ...
0> 13% Fertig ...
0> 14% Fertig ...
0> 15% Fertig ...
0> 17% Fertig ...
0> 18% Fertig ...
0> 20% Fertig ...
0> 21% Fertig ...
0> 22% Fertig ...
0> 24% Fertig ...
0> 25% Fertig ...
0> 27% Fertig ...
0> 28% Fertig ...
0> 29% Fertig ...
0> 31% Fertig ...
0> 32% Fertig ...
0> 34% Fertig ...
0> 35% Fertig ...
0> 36% Fertig ...
0> 38% Fertig ...
0> 39% Fertig ...
0> 40% Fertig ...
0> 42% Fertig ...
0> 43% Fertig ...
0> 45% Fertig ...
0> 46% Fertig ...
0> 47% Fertig ...
0> 49% Fertig ...
0> 50% Fertig ...
0> 52% Fertig ...
0> 53% Fertig ...
0> 54% Fertig ...
0> 56% Fertig ...
0> 57% Fertig ...
0> 59% Fertig ...
0> 60% Fertig ...
0> 61% Fertig ...
0> 63% Fertig ...
0> 64% Fertig ...
0> 65% Fertig ...
0> 67% Fertig ...
0> 68% Fertig ...
0> 70% Fertig ...
0> 71% Fertig ...
0> 72% Fertig ...
0> 74% Fertig ...
0> 75% Fertig ...
0> 77% Fertig ...
0> 78% Fertig ...
0> 79% Fertig ...
0> 81% Fertig ...
0> 82% Fertig ...
0> 84% Fertig ...
0> 85% Fertig ...
0> 86% Fertig ...
0> 88% Fertig ...
0> 89% Fertig ...
0> 90% Fertig ...
0> 92% Fertig ...
0> 93% Fertig ...
0> 95% Fertig ...
0> 96% Fertig ...
0> 97% Fertig ...
0> 99% Fertig ...
0> INFO:
0> POST Passed alle Geräte.
0>
0> POST: Return to OBP.

SC Alert: Host-System hat Zurücksetzen

@ (#) OBP 4.13.0 2004/01/19 18:28 Sun Fire V440, Netra 440
Clearing TLBs
POST Results: Cpu 0000.0000.0000.0003
% o0 \u003d 0000.0000.0000.0000% o1 \u003d ffff.ffff.f00a.3f61% O2 \u003d ffff.ffff.ffff.ffff
POST Results: Cpu 0000.0000.0000.0002
% o0 \u003d 0000.0000.0000.0000% o1 \u003d ffff.ffff.f00a.3f61% O2 \u003d ffff.ffff.ffff.ffff
POST Results: Cpu 0000.0000.0000.0001
% o0 \u003d 0000.0000.0000.0000% o1 \u003d ffff.ffff.f00a.3f61% O2 \u003d ffff.ffff.ffff.ffff
POST Results: Cpu 0000.0000.0000.0000
% o0 \u003d 0000.0000.0000.0000% o1 \u003d ffff.ffff.f00a.3f61% O2 \u003d ffff.ffff.ffff.ffff
Membase: 0000.0000.0000.0000
MemSize: 0000.0000.0004.0000
Init CPU-Arrays Geschehen
Init E $ Tags Geschehen
Setup TLB (klein-Footprint-Modus) abgeschlossen
MMUs ON
Scrubbing Tomatillo Tags ... 0 1
Finden Sie DROPIN, Kopieren Geschehen, Größe 0000.0000.0000.65f0
PC \u003d 0000.07ff.f000.5400
PC \u003d 0000.0000.0000.54f8
Finden Sie DROPIN, Kopieren Geschehen, Größe 0000.0000.0001.0e70
ttya initialisiert
CPU 0 Geschwindigkeit: 1281 Mhz, Verhältnis 7:1, ECCR: f00c00
CPU 1 Speed: 1281 Mhz, Verhältnis 7:1, ECCR: f00c00
CPU 2 Geschwindigkeit: 1281 Mhz, Verhältnis 7:1, ECCR: f00c00
CPU 3 Speed: 1281 Mhz, Verhältnis 7:1, ECCR: f00c00

CPU 0 Memory-Konfiguration: Gültig
CPU-1 Memory-Konfiguration: Gültig
Cpu 2 Memory Configuration: Gültig
CPU 3 Memory-Konfiguration: Gültig
CPU 0 Bank 0 1024 MB Bank 1 1024 MB Bank 2 1024 MB Bank 3 1024 MB
CPU 1 Bank 0 1024 MB Bank 1 1024 MB Bank 2 1024 MB Bank 3 1024 MB
CPU 2 Bank 0 1024 MB Bank 1 1024 MB Bank 2 1024 MB Bank 3 1024 MB
CPU-3 Bank 0 1024 MB Bank 1 1024 MB Bank 2 1024 MB Bank 3 1024 MB
Master-CPU 3 Membase: 3300000000 Memsize: 40000000


@ (#) OBP 4.13.0 2004/01/19 18:28 Sun Fire V440, Netra 440
Clearing TLBs
Lade Konfiguration
Membase: 0000.0033.0000.0000
MemSize: 0000.0000.4000.0000
Init CPU-Arrays Geschehen
Init E $ Tags Geschehen
Setup TLB Geschehen
MMUs ON
Scrubbing Tomatillo Tags ... 0 1
Block Scrubbing Geschehen
Finden Sie DROPIN, Kopieren Geschehen, Größe 0000.0000.0000.65f0
PC \u003d 0000.07ff.f000.5400
PC \u003d 0000.0000.0000.54f8
Finden Sie DROPIN, (kopiert), Dekomprimieren Geschehen, Größe 0000.0000.0006.60c0
ttya initialisiert
System-Reset: CPU Reset (SPOR)
JBUS-PCI-Brücke
JBUS-PCI-Brücke
Probing JBUS auf 0,0 SUNW, UltraSPARC-IIIi (1281 MHz @ 7:1, 1 MB)
Speicher-Controller
Probing JBUS auf 1,0 SUNW, UltraSPARC-IIIi (1281 MHz @ 7:1, 1 MB)
Speicher-Controller
Probing JBUS auf 2,0 SUNW, UltraSPARC-IIIi (1281 MHz @ 7:1, 1 MB)
Speicher-Controller
Probing JBUS auf 3,0 SUNW, UltraSPARC-IIIi (1281 MHz @ 7:1, 1 MB)
Speicher-Controller
Probing JBUS auf 1c, 0 pci ppm
Probing JBUS auf 1d, 0 pci
Probing JBUS auf 1e, 0 pci ppm
Probing JBUS auf 1f, 0 pci i2c nvram idprom
Lade Support Packages: kbd-Übersetzer OBP-tftp SUNW, I2C-RAM-Gerät
SUNW, FRU-Gerät
Lade Onboard-Treiber:
Probing / pci @ 1e, 600000 Device 7 ISA flashprom rtc i2c i2c-Brücke
i2c-Brücke Temperatur GPIO GPIO GPIO GPIO-Hardware-Monitor -
Temperatur Temperatur Temperatur Temperatur-Sensor
Motherboard-FRU-PROM Macht-, Versorgungs-und FRU-PROM RMC-FRU-PROM
SCSI-FRU-PROM Macht-, Versorgungs-und FRU-PROM DIMM-SPD SPD-DIMM-DIMM-SPD
SPD-DIMM-CPU-FRU PROM-DIMM-SPD SPD-DIMM-DIMM-SPD SPD-DIMM
CPU-FRU PROM-DIMM-SPD SPD-DIMM-DIMM-SPD SPD-DIMM-CPU-FRU-PROM
DIMM-SPD SPD-DIMM-DIMM-SPD SPD-DIMM-CPU-FRU PROM-Uhr-Generator
Macht serielle serielle serielle rmc-comm
Initialisieren Temperatur Abschaltung Schwellenwerte für CPUs
CPU 0 Bank 0 auf 0 size 1024 MB
CPU 0 Bank 1 Basis 100000000 Größe 1024 MB
CPU 0 Bank 2 Basis 200000000 Größe 1024 MB
CPU 0 Bank 3 Basis 300000000 Größe 1024 MB
CPU 1 Bank 0 Basis 1000000000 Größe 1024 MB
CPU 1 Bank 1 Basis 1100000000 Größe 1024 MB
CPU 1 Bank 2 Basis 1200000000 Größe 1024 MB
CPU 1 Bank 3 Basis 1300000000 Größe 1024 MB
Cpu 2 Bank 0 Basis 2000000000 Größe 1024 MB
CPU 2 Bank 1 Basis 2100000000 Größe 1024 MB
CPU 2 Bank 2 BASE 2200000000 Größe 1024 MB
Cpu 2 Bank 3 Basis 2300000000 Größe 1024 MB
CPU-3 Bank 0 Basis 3000000000 Größe 1024 MB
CPU 3 Bank 1 Basis 3100000000 Größe 1024 MB
CPU-3 Bank 2 BASE 3200000000 Größe 1024 MB
CPU-3 Bank 3 Grundflächen 3300000000 Größe 1024 MB
Probing / pci @ 1e, 600000 Device 2 nichts
Probing / pci @ 1e, 600000 Device 3 nichts
Probing / pci @ 1e, 600000 Device 4 nichts
Probing / pci @ 1e, 600000 Device 6 PMU GPIO
Probing / pci @ 1e, 600000 Gerät einen USB -
Probing / pci @ 1e, 600000 B USB-Device
Probing / pci @ 1e, 600000 Device d IDE-Festplatte CD-ROM
Probing / pci @ 1f, 700000 Device 1 Netz
Probing / pci @ 1f, 700000 Device 2 SCSI-Festplatte SCSI-Tape-Disk-Tape -
Probing / pci @ 1c, 600000 Device 1 nichts
Probing / pci @ 1c, 600000 Device 2 Netzwerk
Probing / pci @ 1d, 700000 Device 1 nichts
Probing / pci @ 1d, 700000 Device 2 nichts
Bild nicht gefunden.
Tastatur nicht gefunden.
Tastatur nicht vorhanden ist. Mit ttya für Input-und Output.
System-Reset: CPU Reset (SPOR)
JBUS-PCI-Brücke
JBUS-PCI-Brücke
Probing JBUS auf 0,0 SUNW, UltraSPARC-IIIi (1281 MHz @ 7:1, 1 MB)
Speicher-Controller
Probing JBUS auf 1,0 SUNW, UltraSPARC-IIIi (1281 MHz @ 7:1, 1 MB)
Speicher-Controller
Probing JBUS auf 2,0 SUNW, UltraSPARC-IIIi (1281 MHz @ 7:1, 1 MB)
Speicher-Controller
Probing JBUS auf 3,0 SUNW, UltraSPARC-IIIi (1281 MHz @ 7:1, 1 MB)
Speicher-Controller
Probing JBUS auf 1c, 0 pci ppm
Probing JBUS auf 1d, 0 pci
Probing JBUS auf 1e, 0 pci ppm
Probing JBUS auf 1f, 0 pci i2c nvram idprom
Lade Support Packages: kbd-Übersetzer OBP-tftp SUNW, I2C-RAM-Gerät
SUNW, FRU-Gerät
Lade Onboard-Treiber:
Probing / pci @ 1e, 600000 Device 7 ISA flashprom rtc i2c i2c-Brücke
i2c-Brücke Temperatur GPIO GPIO GPIO GPIO-Hardware-Monitor -
Temperatur Temperatur Temperatur Temperatur-Sensor
Motherboard-FRU-PROM Macht-, Versorgungs-und FRU-PROM RMC-FRU-PROM
SCSI-FRU-PROM Macht-, Versorgungs-und FRU-PROM DIMM-SPD SPD-DIMM-DIMM-SPD
SPD-DIMM-CPU-FRU PROM-DIMM-SPD SPD-DIMM-DIMM-SPD SPD-DIMM
CPU-FRU PROM-DIMM-SPD SPD-DIMM-DIMM-SPD SPD-DIMM-CPU-FRU-PROM
DIMM-SPD SPD-DIMM-DIMM-SPD SPD-DIMM-CPU-FRU PROM-Uhr-Generator
Macht serielle serielle serielle rmc-comm
Initialisieren Temperatur Abschaltung Schwellenwerte für CPUs
CPU 0 Bank 0 auf 0 size 1024 MB
CPU 0 Bank 1 Basis 100000000 Größe 1024 MB
CPU 0 Bank 2 Basis 200000000 Größe 1024 MB
CPU 0 Bank 3 Basis 300000000 Größe 1024 MB
CPU 1 Bank 0 Basis 1000000000 Größe 1024 MB
CPU 1 Bank 1 Basis 1100000000 Größe 1024 MB
CPU 1 Bank 2 Basis 1200000000 Größe 1024 MB
CPU 1 Bank 3 Basis 1300000000 Größe 1024 MB
Cpu 2 Bank 0 Basis 2000000000 Größe 1024 MB
CPU 2 Bank 1 Basis 2100000000 Größe 1024 MB
CPU 2 Bank 2 BASE 2200000000 Größe 1024 MB
Cpu 2 Bank 3 Basis 2300000000 Größe 1024 MB
CPU-3 Bank 0 Basis 3000000000 Größe 1024 MB
CPU 3 Bank 1 Basis 3100000000 Größe 1024 MB
CPU-3 Bank 2 BASE 3200000000 Größe 1024 MB
CPU-3 Bank 3 Grundflächen 3300000000 Größe 1024 MB
Probing / pci @ 1e, 600000 Device 2 nichts
Probing / pci @ 1e, 600000 Device 3 nichts
Probing / pci @ 1e, 600000 Device 4 nichts
Probing / pci @ 1e, 600000 Device 6 PMU GPIO
Probing / pci @ 1e, 600000 Gerät einen USB -
Probing / pci @ 1e, 600000 B USB-Device
Probing / pci @ 1e, 600000 Device d IDE-Festplatte CD-ROM
Probing / pci @ 1f, 700000 Device 1 Netz
Probing / pci @ 1f, 700000 Device 2 SCSI-Festplatte SCSI-Tape-Disk-Tape -
Probing / pci @ 1c, 600000 Device 1 nichts
Probing / pci @ 1c, 600000 Device 2 Netzwerk
Probing / pci @ 1d, 700000 Device 1 nichts
Probing / pci @ 1d, 700000 Device 2 nichts

Sun Fire V440, No Keyboard
Copyright 1998-2004 Sun Microsystems, Inc. Alle Rechte vorbehalten.
OpenBoot 4.13.0, 16384 MB Speicher, Serial # 61229739.
Ethernet-Adresse zwölf Uhr 03: BA: A6: 4A: AB, Host ID: 83a64aab.




Ausführen von Diagnose-Skript obdiag / normal

Testing / pci @ 1f, 700000/network @ 1
Testing / pci @ 1e, 600000/ide @ d
Testing / pci @ 1e, 600000/isa @ 7/flashprom @ 2,0
Testing / pci @ 1e, 600000/isa @ 7/serial @ 0,2 e8
Testing / pci @ 1e, 600000/isa @ 7/serial @ 0,3 f8
Testing / pci @ 1e, 600000/isa @ 7/rtc @ 0,70
Testing / pci @ 1e, 600000/isa @ 7/i2c @ 0320: tests \u003d (gpio@0.42, gpio@0.44, gpio@0.46, gpio@0.48)
Testing / pci @ 1e, 600000/isa @ 7/i2c @ 0320: Tests hardware-monitor@0.5c \u003d ()
Testing / pci @ 1e, 600000/isa @ 7/i2c @ 0320: Tests temperature-sensor@0.9c \u003d ()
Testing / pci @ 1c, 600000/network @ 2
Testing / pci @ 1f, 700000/scsi @ 2,1
Testing / pci @ 1f, 700000/scsi @ 2


Initializing 1MB Speicher auf addr 333ff14000 --

Initializing 1MB Speicher auf addr 333fee0000 --

Initializing 13MB Speicher auf addr 333f000000 - --

Initializing 1008MB Arbeitsspeicher auf addr 3300000000 --

Initializing 1024MB Arbeitsspeicher auf addr 3200000000 / --

Initializing 1024MB Arbeitsspeicher auf addr 3100000000 / --

Initializing 1024MB Arbeitsspeicher auf addr 3000000000 / --

Initializing 1024MB Arbeitsspeicher auf addr 2300000000 / --

Initializing 1024MB Arbeitsspeicher auf addr 2200000000 / --

Initializing 1024MB Arbeitsspeicher auf addr 2100000000 / --

Initializing 1024MB Arbeitsspeicher auf addr 2000000000 / --

Initializing 1024MB Arbeitsspeicher auf addr 1300000000 / --

Initializing 1024MB Arbeitsspeicher auf addr 1200000000 / --

Initializing 1024MB Arbeitsspeicher auf addr 1100000000 / --

Initializing 1024MB Arbeitsspeicher auf addr 1000000000 / --

Initializing 1024MB Arbeitsspeicher auf addr 300000000 / --

Initializing 1024MB Arbeitsspeicher auf addr 200000000 / --

Initializing 1024MB Arbeitsspeicher auf addr 100000000 / --

Initializing 1024MB Arbeitsspeicher auf addr 0 / --


(3) ok
(3) ok
(3) ok show-post-Ergebnisse
Power On Selftest Passed







Ich bin nicht in der Lage, genau jede Hardware-Problem bis jetzt. So kann jeder ein Führer mir, wo ist das Problem.

Ich möchte meiner Sicht ist, dass ich das Gefühl, dass es ein Problem mit der CPU-Nr. 3. I auf der Grundlage, dass, wenn wir suchen "CPU 0000.0000.0000.0003" Stichwort auf den Text, den ich bis jetzt an, wir finden es zweimal, während sich ein Fehler vor dem System-Reset erhalten und zweitens finden wir es in der diagonstic Test Ausgabe über die ich fügen Sie ihn hier. Bitte lassen Sie mich wissen, ob ich falsch oder richtig.

Grüße